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楼主: deargds
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[善用Allegro]之Desgin Compare的用法与网表比较。

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该用户从未签到

16#
发表于 2009-3-31 11:44 | 只看该作者
学习了,谢谢大家!

该用户从未签到

17#
发表于 2009-3-31 14:56 | 只看该作者
留个记号,这个帖子绝对有用!收藏
  • TA的每日心情
    开心
    2020-9-8 15:07
  • 签到天数: 1 天

    [LV.1]初来乍到

    18#
    发表于 2009-8-17 14:00 | 只看该作者
    学习了,谢谢

    该用户从未签到

    19#
    发表于 2009-10-28 16:46 | 只看该作者
    You can import netlist data from the following file types:   M3 h+ J: p& u% e( L; k- e
    Allegro PCB Editor Third-Party Netlist File - a netlist imported from a third-party tool using the netin command
    ) ^6 C# R; s2 ^: z' `% Q7 qAllegro PCB Editor Net List Report File - a netlist created by running the Allegro PCB Editor Net List report on an Allegro PCB Editor board
    % N! U6 Z- d& ]7 C& P; KAllegro PCB Editor Net View Extract File - a netlist created using the Allegro PCB Editor extracta command / f$ E+ e: T9 S! L  ^& _$ S, {
    Mentor Nets File - a netlist and component list in Mentor format
    * q9 M6 t4 Z" O3 s$ k* g7 f& A: HMentor Neutral File - a Mentor file in ASCII format that provides information about nets, geometry, pins, board locations, drill holes, pads, and testpoints0 {, L, ]) C. @) @% \7 {+ \
    To maintain the data in XML format, you can save the netlist files in the Design Compare window.

    该用户从未签到

    20#
    发表于 2010-1-14 10:38 | 只看该作者
    这个方法不太好,package全部有差别,主要是brd和网表package的信息不一样。
    % t1 n1 o7 E- \0 k/ g我一般是比较brd,先run旧brd的design compare,产生xml文件。再在新的brd
    ( \7 p( m/ N; P$ Brun design compare,把旧的xml文件import。
    ' P, B! z7 W1 P2 a主要作用是小改动时,确认一下其它东西有没有改。

    点评

    这是什么操作?没明白,能不能再说清楚一点,谢谢  详情 回复 发表于 2018-8-28 14:47

    该用户从未签到

    21#
    发表于 2010-3-9 16:23 | 只看该作者
    也挺不错的

    该用户从未签到

    22#
    发表于 2010-4-30 08:17 | 只看该作者
    不错,谢谢

    该用户从未签到

    23#
    发表于 2010-4-30 08:37 | 只看该作者
    从来没有比较过,每次更新网表后把PCB所在目录下的netin.log打开,看一下$END后面的信息,看原理图改了哪些地方.觉得也挺方便的.

    该用户从未签到

    24#
    发表于 2010-6-3 12:32 | 只看该作者
    确实是有差别的。主要是DEVICE的内容不一样

    该用户从未签到

    25#
    发表于 2010-8-9 12:55 | 只看该作者
    确的,楼主的方法不错,不过呢,还是会有不容的问题,如package全部有差别,这样会有很多不同多,有点烦。* Q/ I5 p7 v# o" o" e8 u* V
    用File/Import/logic/选上Creat PCB SML from import data.点单击Desig compare,用这样的方法比较,可能是比较好的方法。
    3 i( }4 [* {0 h备注:16.2版本这个功能,其它的版本有没有,我就不知道了。

    该用户从未签到

    26#
    发表于 2010-9-1 16:30 | 只看该作者
    直接用tool-design compare的比较会发生封装的错误。
    ( ^( F7 \+ H% T3 M7 G2 l+ A/ n: ]- C2 c) ]$ s+ w
    但是一般我们选择第三方的网表。也无法选择Creat PCB SML from import data。
    2 A, F# T- W/ ?8 {# D# y
    6 p2 z* l! g! i" B不知各位如何处理?
  • TA的每日心情
    开心
    2020-11-25 15:27
  • 签到天数: 1 天

    [LV.1]初来乍到

    27#
    发表于 2010-10-8 13:56 | 只看该作者
    感謝大大受教了

    该用户从未签到

    28#
    发表于 2010-12-2 17:10 | 只看该作者
    很好

    该用户从未签到

    29#
    发表于 2010-12-15 15:55 | 只看该作者
    学习了!!!!!!!!!!!!!!!

    该用户从未签到

    30#
    发表于 2011-4-22 20:35 | 只看该作者
    That good !!! Thank you for lesson & sharing
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