[善用Allegro]之Desgin Compare的用法与网表比较。

deargds

allegro中自带有Design Compare工具，利用它可以比较明了的看到线路的差异。当然也可以通过skill进行比较，不过我们的目的是要善用Allegro，其它的方法暂且不提。
一，打开需要进行的比较的BRD文件，执行Tools > Design Compare , 因为是基于JAVA，所以要等一下，如下图：
! `1 v0 E( j6 @) k$ s" v+ q
! {. K3 W& L  S0 k7 w+ W二，此时在BRD目录下会生成同名的XML文件。然后点击File > Import  选择需要比较的netlist文件（本例中使用netlist格式为allegro.dll Or telesis.dll）。
左边窗口为当前BRD文件NETLIST目录树，右边为导入的NETLIST目录树。直接点击各个结点，左右窗口会自动同步。黄色代替NET中PIN有差异，绿色为OK，红色表示NET名差异。

三，如果需要查看特定的OBJECT，可使用FIND与Filter功能，



& y( Q  F) n2 s: S6 E) s四，生成REPORT，直接执行TOOLS > Comparison Report ，选择保存目录即可。

Dandy_15

确的，楼主的方法不错，不过呢，还是会有不容的问题，如package全部有差别，这样会有很多不同多，有点烦。
用File/Import/logic/选上Creat PCB SML from import data.点单击Desig compare，用这样的方法比较，可能是比较好的方法。
- i" g' ~: A- N) u- W备注：16.2版本这个功能，其它的版本有没有，我就不知道了。

phicialy

chenxztiger 发表于 2010-1-14 10:38
这个方法不太好，package全部有差别，主要是brd和网表package的信息不一样。
) g2 L8 d! J  o$ K3 g& P8 M我一般是比较brd，先run旧brd ...

9 z0 X2 a* E! q" K+ z1 V  Q/ d5 H这是什么操作？没明白，能不能再说清楚一点，谢谢

i4dm99

支持20#的方法，正在使用中。。。。。。

matice

原帖由 deargds 于 2008-6-20 13:55 发表
9 T( ?- c+ j/ J; U8 h/ T  sAllegro中自带有Design Compare工具，利用它可以比较明了的看到线路的差异。当然也可以通过SKILL进行比较，不过我们的目的是要善用Allegro，其它的方法暂且不提。
' P) l: Z4 d' w9 l) V一，打开需要进行的比较的BRD文件，执行Tools > De ...

. |6 m3 F; J) S  O) @8 ^; N3 h
: i' k2 U0 `$ U6 d" S  Y谢谢
. V0 u. u9 T2 K* z. ~9 G  I+ H请问orcad直接生成allegro网表是三个文件，选择import网表的时候，怎么选择呢？

deargds

原帖由 matice 于 2008-6-20 14:08 发表
# A2 z1 E1 g9 O+ Y& V! l* _9 M
8 H3 Y, \& F- Y2 F& S
, K. T3 G- p  P" `  t谢谢
请问orcad直接生成allegro网表是三个文件，选择import网表的时候，怎么选择呢？

" v( k4 x$ `8 V4 y3 X' S6 X* O/ ]4 v' j
! ^$ C- e5 h6 y" s% M如何没有allegro.dll使用telesis.dll也可以。

matice

原帖由 deargds 于 2008-6-20 14:11 发表
2 [9 y; y% N% o$ l
; ]& H* f0 V: w" P7 J0 d* i: i8251
如何没有allegro.dll使用telesis.dll也可以。

) ^  B, ?: s. n" |
& q4 K! y# I2 @/ S直接生成的那种3个文件的网表，没有办法比较吗？
% _/ W* P2 D2 W* U  Q5 M1 j2 V也就是每次比较，都需要用orcad通过other方式来重新生成一个other的网表？

deargds

原帖由 matice 于 2008-6-20 14:15 发表

5 k4 |  ?8 G! G9 U- Z  s
6 L. {8 g. f5 S2 ~1 S直接生成的那种3个文件的网表，没有办法比较吗？
也就是每次比较，都需要用orcad通过other方式来重新生成一个other的网表？

5 m: a) D% i2 j' w9 U有兴趣的话你可以试一下。如果有更好的方法也可以分享一下。
5 K% X* A) {+ k' l4 v' H
0 c, J% D3 i; l7 b' H; m0 o  @, [, A[ 本帖最后由 deargds 于 2008-6-20 14:19 编辑 ]

towner

现在有人要去抢机器去干的事情了...
我就是不明白为啥机器能够记忆的事情为啥人们总是希望插一脚呢,难道的你几记性比只认识01的电脑还要好?

rjc

谢谢分享~~

teky

首先得感谢LZ，但是我一直很纳闷，为什么需要比较不同的网表呢，什么情况下会需要你比较呢，我 怎么从来没遇到过这种场合啊，哈

deargds

Original posted by towner at 2008-6-27 09:51
  |8 V/ @; Q5 T2 m6 H( ~现在有人要去抢机器去干的事情了...
) d0 l9 A" J$ |我就是不明白为啥机器能够记忆的事情为啥人们总是希望插一脚呢,难道的你几记性比只认识01的电脑还要好?

  D6 V9 K1 a4 {+ {8 l% }- ?' R网表比较一般是HW或者其它部门需要的，需要确认线路更新，所以需要提供这种差异报告，这里也是使用Allegro本身的方法。

' q$ W* G" c) p, x3 u. L. p[ Last edited by deargds at 2008-6-28 11:40 ]

lihongfei_sky

虽然回答有些晚但是正好看见了，也正好用到了，我说想问题下，如果用protel生成得tensit的文档是不是之间改一下后缀就可以了，可是我的怎么导入了，这么长时间也没导入不知道是什么原因

lihongfei_sky

晕，差了10万多里了，是telesis文件

lihongfei_sky

自问自答，这几天实在是心烦就弄allegro也不大熟练，所以没少问别人，今天就对我说的desgin compare的问题自己回答一下，由于是protel转过来的telesis文件，转换了很多格式都不支持，所以我有用orcad试了一下，发现最后得$End,不一致，就改了过来，呵呵 ，如后再把一些没有命名封装的元件随便写个封装，就差不多了可以导入了，因为是NG，元件所以不用封装

btgcht

为什么我点下比较去，什么都没发生呢？

lindawang117

通常在完成pcb设计之后，需要和RD确认网表的正确性。我是使用一个小软件对比后生成的.err文件看是否有问题的

lx_1003

楼上的小软件叫什么名字，能共享一下吗，谢谢，我的邮箱：lx_1003@163.com