时序问题

yujishen1211

在布线的时候走线匹配做到5mil以内，仿真时使用上升沿跑的，发现在Vref处存在60多ps的误差，使用的软件是cadence sigexporer，请问会因为什么产生这么大的误差。

wcn312318697

你所指的是飞行时间存在误差吗。。飞行时间是和2个因素有关的：传输延时与信号上升时间
传输延时主要与走线有关，若走线环境相同，理论上走线长度相同则走线传输延时相等，但是信号输出的时间有可能会有区别，这就是Tco中的logic delay导致的，这是IC工艺上的差异导致的，我们无法改变
而对于信号的上升时间，主要与负载有关，也就是Tco中的buffer delay，虽然是同一个器件，但是不同的pin脚由于内部的IC工艺差异，可能导致不同的寄生参数，你可以看芯片的IBIS模型，不同pin脚的寄生参数是不同的。。因此就会造成上升时间的微小差异
综合以上2点，产生60多ps的误差是完全可能的。。而且这个误差是很小的。。0.06ns而已，除非你的系统速度非常高，而时序资源又非常紧张

yujishen1211

wcn312318697 发表于 2011-11-17 14:22
你所指的是飞行时间存在误差吗。。飞行时间是和2个因素有关的：传输延时与信号上升时间
! ~( S; M9 U/ I; ^1 K  K传输延时主要与走线 ...

$ G" o4 U% C* J' V2 ?比如原同步系统，有没有办法使用ibis模型，去仿真时钟与数据的时间延时对比？是不是之间的相位差只能在仿真控制软件去设置？

wcn312318697

‘比如原同步系统，有没有办法使用ibis模型，去仿真时钟与数据的时间延时对比？是不是之间的相位差只能在仿真控制软件去设置’
我也是新手，对源同步没有具体做过，只是了解原理，因此说一些自己的理解吧；
首先，就我所用的allegro PCB SI而言，你如果想用仿真去查看时钟与数据的时间沿比对是不成立的。因为这个软件无法同时仿真2个拓扑网络，更何况即使是可以同时仿真，它们的输出沿也是一样的，因为它们仿真时的参考时钟对象是软件默认的，即输出时的起点是一样的。你可以去试试看，仿真2个网络，然后把波形放在一起比对，会发现，它们的起点是一样的，虽然上升沿可能不一样，但是这说明不了器件内部的延迟，因此这个参数只能通过数据手册获得。
2 u* A' X# n) y  u: C  K而且对于源同步而言，我们其实只要关注它的驱动端的数据输出建立时间和保持时间即可。具体的你最好去看下时序方面的内容。我有篇帖子有分析这个。
+ D# T5 c' E4 i6 d1 Y# U$ o" L第二个疑问，2者间的相位差，就是体现在我上面所说的数据手册给出的数据输出建立和保持时间。而仿真软件所要做的，仅仅是去仿真在不同的负载下，不同的走线环境对这个相位差的偏移情况，然后利用这个偏移去代入时序计算公式来计算时序裕量。
. A5 v3 Y) a  s8 @" H. s/ {建议你实际开始操作一下，就会明白这个过程了。
+ @( N$ E* t: g

yujishen1211

wcn312318697 发表于 2011-11-18 09:11
‘比如原同步系统，有没有办法使用ibis模型，去仿真时钟与数据的时间延时对比？是不是之间的相位差只能在仿 ...

. j! |0 c- a2 }! c/ U, ]9 h2 B4 I谢谢，和我自己的理解差不多，但是一个人理解是总有些不确定，呵呵。大家共同学习嘛。
' E  n% r) y3 ?* c& U" D此外，cadence是可以同时仿真两个网络的，你需要在两个网络间接一个高阻（模拟断路），这样就可以完成两个网络的对比。