DDR3还能这样走吗？求走过DDR3的前辈赐教<急急急>！！！！！！

ai小叶 · 发表于 2011-12-26 17:24

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本帖最后由 ai小叶于 2011-12-28 14:34 编辑

这是原来走的额DDR2的图，但是两侧数据线中有高位的也有低位的，因为主控芯片不是BGA的，DDR2也没有进行扇出连线，现在要改用DDR3，还能这样走吗？还是必须严格的分成高位阻和低位组？我试着连了一下线，很难将两组严格的分开？
有走过DDR3的前辈，给点建议，谢谢！！！！！

ai小叶 · 发表于 2011-12-27 10:12

有没有走过ddr3 x16的前辈，能否发张图片，让我拜读一下怎么把引出来，主芯片不是BGA的

NMDNBA · 发表于 2011-12-27 10:15

我这是四层板ddr3

ai小叶 · 发表于 2011-12-27 10:22

NMDNBA 发表于 2011-12-27 10:15
2 x; M% @) h4 E+ r0 j2 J( M7 w我这是四层板ddr3

谢谢！这样引线，高8位数据的11根线和低8位数据的11根线会严格分开吗？理论上是这样说要分成两组，保留够间距，但是我尝试的结果，如果不扇出，很难严格非开！！！！

NMDNBA · 发表于 2011-12-27 10:35

ai小叶发表于 2011-12-27 10:22
& W4 R, a! |+ U2 n2 W: y/ |- w谢谢！这样引线，高8位数据的11根线和低8位数据的11根线会严格分开吗？理论上是这样说要分成两组，保留够 ...

应该可以的，在我的图上的最左边这根线应该走在TOP层的，但是为了等长还不是没有办法只有走到BOTTOM层去。如果真的要达到信号很好的话，就只有增加层面，这个客户是不情愿会增加成本。

ai小叶 · 发表于 2011-12-27 10:45

NMDNBA 发表于 2011-12-27 10:35
7 f D! }6 m4 L" t6 {3 K. C' s' R8 s应该可以的，在我的图上的最左边这根线应该走在TOP层的，但是为了等长还不是没有办法只有走到BOTTOM层去。 ...

谢谢！！！！前辈，我看您走的，是将高低两组，一个走在了TOP，一组走到了BOTTOM去了，您是这样分的组吧！！！谢谢您的指教！

ai小叶 · 发表于 2011-12-27 16:15

请教各位前辈，因为主芯片不是BGA封装，DDR3不扇出，很难将数据线严格分成两组，如果扇出，势必在组芯片一组数据线要打孔，不知道那种合理一些？还有，如果我想做一下仿真，hyperlynex可以仿出两者的优劣吗？

ai小叶 · 发表于 2011-12-28 09:26

走过的前辈，分享下！！！求赐教

yuan715happy · 发表于 2011-12-28 12:39

多谢各位，学习了

ai小叶 · 发表于 2011-12-28 14:32

本帖最后由 ai小叶于 2011-12-28 14:35 编辑

把原来DDR2的线排布整理的一下，我觉得根据理论上的布线规则这样的引脚分布是不合理的，要求我用这个分布形式来走DDR3，我很担心，会有很多的后患，我希望有经验的前辈，分享一下经验！谢谢（原来的DDR2可以跑800M）
关于DDR3 BGA封装与主控QFP封转的芯片相连，是不是该扇出？
如果扇出或有一组信号的11根线有两个过孔，这样允许吗？如果不扇出，能保证信号的质量吗？