用LOGIC打开ORCAD原理图同步到PCB时出现的问题

shihen88

今天用orcad画好原理图后,导出pads_LAYOUT 网表文件ASC.  用LAYOUT导入网表文件后保存为:1.PCB  
3 Y. L+ V  J7 ^  B
然后再用LOGIC  导入画好的DSN文件.  点ECO TO PCB同步到现理图上,这时再把PCB文件另存为: 2.PCB
# }/ u* r/ v5 p: N" c) l2 ^# ^
对比两个PCB文件Compare/ECO  
7 M3 d9 j, D; m% d
1 z( U' F# p6 D) v- j2 |' ]- S% C*PADS-ECO-V9.1-METRIC*
*REMARK*  old file: C:\PADS Projects\ecogtmp0.asc
& ~. v# S  ^8 j$ n% Z*REMARK*  new file: C:\PADS Projects\ecogtmp1.asc
*REMARK*  created by ECOGEN (Version 6.4v) on 2011-12-27 15:40:31

PART DIFFERENCES
& _0 g# ]6 @# v; j9 r----------------
OLD DESIGN                                        NEW DESIGN
Ref-des        Part-typeecal                           Ref-des        Part-typeecal
/ A% N$ q* U2 R
9 F% n" \3 N/ v" N0 Y2 A! mNET DIFFERENCES
----------------
OLD DESIGN                                        NEW DESIGN
$ R  ]/ E6 z8 [+ W1 n8 `2 _2 CAB0_DDR3                                          AB0_DDR2
AB10_DDR3                                         AB10_DDR2
4 t, W0 C1 }  ~7 w0 ZAB11_DDR3                                         AB11_DDR2
4 |5 n9 j$ P5 ^/ NAB12_DDR3                                         AB12_DDR2
AB1_DDR3                                          AB1_DDR2
4 l5 B. o: y, CAB2_DDR3                                          AB2_DDR2
AB3_DDR3                                          AB3_DDR2
AB4_DDR3                                          AB4_DDR2
AB5_DDR3                                          AB5_DDR2
AB6_DDR3                                          AB6_DDR2
AB7_DDR3                                          AB7_DDR2
AB8_DDR3                                          AB8_DDR2
AB9_DDR3                                          AB9_DDR2

SWAPPED GATE DIFFERENCES
+ C; T- ^1 b4 ]0 Y3 M------------------------
" E$ x2 o( ?. w' y& n& L2 }OLD DESIGN                                        NEW DESIGN
% ^$ s$ L- X  N  w
SWAPPED PIN DIFFERENCES
. @; V! ]/ H2 J4 J- F( y9 t' m$ D------------------------
OLD DESIGN                                        NEW DESIGN
8 f' @% J1 Q; \( @% f8 l: x
2 h1 q* I- i4 T: Q9 g. U' E7 @" O
UNMATCHED NET PINS IN OLD DESIGN
--------------------------------

UNMATCHED NET PINS IN NEW DESIGN
1 V8 G. X7 u: s( L( T" L--------------------------------
0 h1 h: Z7 F; I2 bAB0_DDR2            RN1.1       
- K9 O( b2 o" u8 @3 fAB10_DDR2           RN3.3       
AB11_DDR2           RN3.4       
AB12_DDR2           R16.1       
3 U$ A: X2 S: y% A  }5 N2 KAB1_DDR2            RN1.2       
; f/ M& i* b) ~6 o6 }AB2_DDR2            RN1.3       
# g8 A$ r8 z3 M% C; ?AB3_DDR2            RN1.4       
AB4_DDR2            RN2.1       
! f+ z3 N) I3 _& kAB5_DDR2            RN2.2       
6 u) U/ R! z6 n1 }AB6_DDR2            RN2.3       
1 b. D& Y9 ~1 s" i! LAB7_DDR2            RN2.4       
AB8_DDR2            RN3.1       
AB9_DDR2            RN3.2       
/ @% k/ _& {# Z
: b, F" E4 _/ NATTRIBUTE DIFFERENCES
1 O$ {% H4 m( o  j---------------------
. |6 S6 Q; {2 Z- \! |0 _Attribute Level        [ OLD DESIGN Parent -> NEW DESIGN Parent ]
8 B! q( O6 v( _  ~7 c
" {& w2 k0 j& ~: F9 ]& T3 u; W          Attribute Name           Old Value                New Value
" S9 q! y; I5 ~) D' S; l$ t! e' U% v/ G


注意到没有, PCB网络以发生变化,

由于pads logic不允许同一网络有多个网络名，而orcad caprute cis 允许同一网络有多个别名，故pads logci在打开dsn文件时对其网络名的识别会有问题。他会将 同一张sheet中 连接在一起的多个网络别名只用其中一种来表示，其余别名全部丢失。如果其他sheet页中还有该网络，那一页的网络名将是这些网络别名中的另一个。而在由dsn打开的logic文件中，这些幸存的网络别名间竟不是同一个网络（因为人家是以 名称 识别的），与layout对应时所有网络别名中也只有1个可以与layout中的网络名对应，其余全部丢失。不过由于是从orcad直接生成网表画出pcb，这些网络别名在pcb上实际是连在一起的，即pcb不会有问题。
& f/ V+ E6 _* m7 k' U/ d7 C+ |# x知道这些后，可以放心，orcad + pads layout不会出问题。pads logic最多只能用来参考，logic 与layout相映射方便大部分对应查阅功能，但不能百分百信赖之。比如上面的多网络别名的情况。


3 O9 P& U! o1 P/ ]  {7 b: C; Z
- L: h. X# o* p, E1 e! c0 c8 W5 r想用LOGIC同步PCB的朋友使用该功能要注意了哦, 最好同步前将文件跟之前ORCAD网表文件对比下.确认设计的完整性.