用LOGIC打开ORCAD原理图同步到PCB时出现的问题

shihen88

今天用orcad画好原理图后,导出pads_LAYOUT 网表文件ASC.  用LAYOUT导入网表文件后保存为:1.PCB  
! }; q+ p$ d' U4 o7 \0 V% E- s
然后再用LOGIC  导入画好的DSN文件.  点ECO TO PCB同步到现理图上,这时再把PCB文件另存为: 2.PCB

# g$ h% }& L: O5 M" K$ n对比两个PCB文件Compare/ECO  

*PADS-ECO-V9.1-METRIC*
*REMARK*  old file: C:\PADS Projects\ecogtmp0.asc
7 L( O' Q" F- T/ ?- d$ F3 G: n*REMARK*  new file: C:\PADS Projects\ecogtmp1.asc
*REMARK*  created by ECOGEN (Version 6.4v) on 2011-12-27 15:40:31

4 r( ^' s8 j$ ]2 |/ _PART DIFFERENCES
# k% f; j) `1 j( q. k6 f2 c----------------
/ [; N, B7 s: I2 nOLD DESIGN                                        NEW DESIGN
Ref-des        Part-typeecal                           Ref-des        Part-typeecal
6 |, X4 K/ C" n) F! @6 j
NET DIFFERENCES
! o: N; {! M" |. F0 ?* J----------------
4 ]+ ~1 o% ^5 p$ g6 H) k- Z# |OLD DESIGN                                        NEW DESIGN
AB0_DDR3                                          AB0_DDR2
( v1 Z; `/ ^0 b/ }AB10_DDR3                                         AB10_DDR2
AB11_DDR3                                         AB11_DDR2
AB12_DDR3                                         AB12_DDR2
! U: k( Y7 Z9 D. CAB1_DDR3                                          AB1_DDR2
AB2_DDR3                                          AB2_DDR2
AB3_DDR3                                          AB3_DDR2
AB4_DDR3                                          AB4_DDR2
AB5_DDR3                                          AB5_DDR2
AB6_DDR3                                          AB6_DDR2
( V2 \* S# ^9 H; jAB7_DDR3                                          AB7_DDR2
AB8_DDR3                                          AB8_DDR2
AB9_DDR3                                          AB9_DDR2
! E3 Y5 T& g8 O5 |  N* \" v
# n8 K2 ^8 e( O2 YSWAPPED GATE DIFFERENCES
1 ^1 j2 b8 f4 T! d% P------------------------
2 D. |/ L( n) ?  _OLD DESIGN                                        NEW DESIGN

SWAPPED PIN DIFFERENCES
------------------------
OLD DESIGN                                        NEW DESIGN


UNMATCHED NET PINS IN OLD DESIGN
; }( c* U, X- L3 e# u--------------------------------

UNMATCHED NET PINS IN NEW DESIGN
--------------------------------
3 t5 }, w. Y, a' W3 iAB0_DDR2            RN1.1       
AB10_DDR2           RN3.3       
0 j% c! q! _5 h2 L1 vAB11_DDR2           RN3.4       
5 v& C  {* H2 r$ m1 PAB12_DDR2           R16.1       
% u2 O2 i5 K8 @( ?# T- T8 cAB1_DDR2            RN1.2       
2 W% t, |; R1 S- sAB2_DDR2            RN1.3       
# u4 d: `0 \, P7 f% I$ u; f# BAB3_DDR2            RN1.4       
& H+ w% |5 O4 I$ ]AB4_DDR2            RN2.1       
AB5_DDR2            RN2.2       
AB6_DDR2            RN2.3       
% v5 g% B' n3 a8 c1 U# VAB7_DDR2            RN2.4       
3 Z) D8 a9 E6 y3 l2 e" ^; t* xAB8_DDR2            RN3.1       
6 `) V+ t/ U! H+ D: tAB9_DDR2            RN3.2       
, n7 q3 f3 f6 U
ATTRIBUTE DIFFERENCES
---------------------
Attribute Level        [ OLD DESIGN Parent -> NEW DESIGN Parent ]

) s+ y% ^  n* R+ K3 ^          Attribute Name           Old Value                New Value

; Y5 t' }8 F. R& V% p8 U

注意到没有, PCB网络以发生变化,
* l% ~6 M! V$ [1 X
6 h$ M9 P& a4 s1 b由于pads logic不允许同一网络有多个网络名，而orcad caprute cis 允许同一网络有多个别名，故pads logci在打开dsn文件时对其网络名的识别会有问题。他会将 同一张sheet中 连接在一起的多个网络别名只用其中一种来表示，其余别名全部丢失。如果其他sheet页中还有该网络，那一页的网络名将是这些网络别名中的另一个。而在由dsn打开的logic文件中，这些幸存的网络别名间竟不是同一个网络（因为人家是以 名称 识别的），与layout对应时所有网络别名中也只有1个可以与layout中的网络名对应，其余全部丢失。不过由于是从orcad直接生成网表画出pcb，这些网络别名在pcb上实际是连在一起的，即pcb不会有问题。
知道这些后，可以放心，orcad + pads layout不会出问题。pads logic最多只能用来参考，logic 与layout相映射方便大部分对应查阅功能，但不能百分百信赖之。比如上面的多网络别名的情况。

% M( W1 a0 ]9 B$ g1 w
: |) B3 p1 R, R% C& q0 R
$ |' I4 {# @+ p3 a* W2 Z$ M想用LOGIC同步PCB的朋友使用该功能要注意了哦, 最好同步前将文件跟之前ORCAD网表文件对比下.确认设计的完整性.