用LOGIC打开ORCAD原理图同步到PCB时出现的问题

shihen88

今天用orcad画好原理图后,导出pads_LAYOUT 网表文件ASC.  用LAYOUT导入网表文件后保存为:1.PCB  

8 c& C6 I+ n; f! m然后再用LOGIC  导入画好的DSN文件.  点ECO TO PCB同步到现理图上,这时再把PCB文件另存为: 2.PCB

1 f$ F; S) ~( ~: p0 @+ f对比两个PCB文件Compare/ECO  
6 `$ c4 J$ [+ y; V  L
*PADS-ECO-V9.1-METRIC*
1 j  d7 _) a* l9 z3 K, f; ]5 O*REMARK*  old file: C:\PADS Projects\ecogtmp0.asc
*REMARK*  new file: C:\PADS Projects\ecogtmp1.asc
& _6 Y1 h- D6 g*REMARK*  created by ECOGEN (Version 6.4v) on 2011-12-27 15:40:31
( Y1 J! H; l, j
PART DIFFERENCES
----------------
4 R1 X- \% s2 x- @( ^( d9 Q) kOLD DESIGN                                        NEW DESIGN
Ref-des        Part-typeecal                           Ref-des        Part-typeecal
" B' S; A- B6 e  b+ U; k$ N$ O2 }
NET DIFFERENCES
: q$ T- e, I$ y- ~: N$ k5 M----------------
OLD DESIGN                                        NEW DESIGN
/ ^: m* ]+ h3 L6 w$ b5 bAB0_DDR3                                          AB0_DDR2
AB10_DDR3                                         AB10_DDR2
AB11_DDR3                                         AB11_DDR2
) \( W: W' Y$ f3 y% EAB12_DDR3                                         AB12_DDR2
AB1_DDR3                                          AB1_DDR2
AB2_DDR3                                          AB2_DDR2
; M  }. W# B" q$ H! W: f8 U" u3 oAB3_DDR3                                          AB3_DDR2
AB4_DDR3                                          AB4_DDR2
AB5_DDR3                                          AB5_DDR2
9 ~2 z5 g, q/ H$ A) w% B5 LAB6_DDR3                                          AB6_DDR2
" Q+ }6 A$ ^' e1 sAB7_DDR3                                          AB7_DDR2
AB8_DDR3                                          AB8_DDR2
' y2 c+ Q  H3 M1 fAB9_DDR3                                          AB9_DDR2

SWAPPED GATE DIFFERENCES
------------------------
" D9 A2 |5 _9 W/ e0 YOLD DESIGN                                        NEW DESIGN

/ Y1 ]! X" x0 I) p/ \' I( z$ bSWAPPED PIN DIFFERENCES
------------------------
: w9 O! r0 {  u5 tOLD DESIGN                                        NEW DESIGN
& N& ~( e0 g6 s- Z, Z; n
, D" T% A/ P# f0 `3 B: y% u" D" g9 A
8 Y) W. E8 ]4 l) y2 iUNMATCHED NET PINS IN OLD DESIGN
--------------------------------

UNMATCHED NET PINS IN NEW DESIGN
--------------------------------
AB0_DDR2            RN1.1       
. x( i, O3 \0 rAB10_DDR2           RN3.3       
AB11_DDR2           RN3.4       
AB12_DDR2           R16.1       
AB1_DDR2            RN1.2       
9 q4 `3 Z% ^# ?AB2_DDR2            RN1.3       
1 s# J* d  f) z% s* |AB3_DDR2            RN1.4       
AB4_DDR2            RN2.1       
1 c9 m9 z# }9 R( h6 p; dAB5_DDR2            RN2.2       
0 I4 [* d  i! C. R. f7 `AB6_DDR2            RN2.3       
AB7_DDR2            RN2.4       
7 h5 u& @' j; f5 xAB8_DDR2            RN3.1       
AB9_DDR2            RN3.2       
) P8 y) N# o2 B" l3 [% m  R  C4 L
! d% U# `0 a# t8 d; ?$ bATTRIBUTE DIFFERENCES
! j; h, H* ?; G0 O3 J---------------------
% H0 L4 d5 u) G0 r- PAttribute Level        [ OLD DESIGN Parent -> NEW DESIGN Parent ]
$ A' {* G0 P2 S& O& B  x
          Attribute Name           Old Value                New Value
6 J: L% v) [' G) M! B/ ]
  b* Y! Y( g5 _

, U2 u2 u; q7 k5 a: |) b2 O注意到没有, PCB网络以发生变化,

由于pads logic不允许同一网络有多个网络名，而orcad caprute cis 允许同一网络有多个别名，故pads logci在打开dsn文件时对其网络名的识别会有问题。他会将 同一张sheet中 连接在一起的多个网络别名只用其中一种来表示，其余别名全部丢失。如果其他sheet页中还有该网络，那一页的网络名将是这些网络别名中的另一个。而在由dsn打开的logic文件中，这些幸存的网络别名间竟不是同一个网络（因为人家是以 名称 识别的），与layout对应时所有网络别名中也只有1个可以与layout中的网络名对应，其余全部丢失。不过由于是从orcad直接生成网表画出pcb，这些网络别名在pcb上实际是连在一起的，即pcb不会有问题。
知道这些后，可以放心，orcad + pads layout不会出问题。pads logic最多只能用来参考，logic 与layout相映射方便大部分对应查阅功能，但不能百分百信赖之。比如上面的多网络别名的情况。
- z) V' U; {" B4 [% {1 d
( B/ |3 ], o3 H1 [

想用LOGIC同步PCB的朋友使用该功能要注意了哦, 最好同步前将文件跟之前ORCAD网表文件对比下.确认设计的完整性.

8 B& }; n6 E0 O( X( m  T4 a; J; v! O