找回密码
 注册
关于网站域名变更的通知
查看: 3198|回复: 0
打印 上一主题 下一主题

用LOGIC打开ORCAD原理图同步到PCB时出现的问题

[复制链接]

该用户从未签到

跳转到指定楼层
1#
发表于 2011-12-27 15:41 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

EDA365欢迎您登录!

您需要 登录 才可以下载或查看,没有帐号?注册

x
今天用orcad画好原理图后,导出pads_LAYOUT 网表文件ASC.  用LAYOUT导入网表文件后保存为:1.PCB  
3 Y. L+ V  J7 ^  B- W( p: ~: ^- o6 b! u. ?4 p1 y8 h( q
然后再用LOGIC  导入画好的DSN文件.  点ECO TO PCB同步到现理图上,这时再把PCB文件另存为: 2.PCB
# }/ u* r/ v5 p: N" c) l2 ^# ^4 x7 k2 P( d2 Z' E0 K( Y, k* U3 a6 Q6 v
对比两个PCB文件Compare/ECO  
7 M3 d9 j, D; m% d
1 z( U' F# p6 D) v- j2 |' ]- S% C*PADS-ECO-V9.1-METRIC*7 b! Z- j- [% l& N
*REMARK*  old file: C:\PADS Projects\ecogtmp0.asc
& ~. v# S  ^8 j$ n% Z*REMARK*  new file: C:\PADS Projects\ecogtmp1.asc+ W( \2 p4 |7 p* p' `! B) b
*REMARK*  created by ECOGEN (Version 6.4v) on 2011-12-27 15:40:31  W7 b# u$ G# `5 s* x& s
9 v9 F/ m; [' h) a5 R
PART DIFFERENCES
& _0 g# ]6 @# v; j9 r----------------  V6 \4 V  U+ \& _
OLD DESIGN                                        NEW DESIGN: S( f1 m# `- C4 [' B/ Q. C3 b
Ref-des        Part-typeecal                           Ref-des        Part-typeecal
/ A% N$ q* U2 R
9 F% n" \3 N/ v" N0 Y2 A! mNET DIFFERENCES; M5 j1 P% ~  ^  c7 H
----------------7 i5 j  b! {- p( s0 m) m, x2 A
OLD DESIGN                                        NEW DESIGN
$ R  ]/ E6 z8 [+ W1 n8 `2 _2 CAB0_DDR3                                          AB0_DDR22 b6 B1 z* X: ~# r) R5 q' P
AB10_DDR3                                         AB10_DDR2
4 t, W0 C1 }  ~7 w0 ZAB11_DDR3                                         AB11_DDR2
4 |5 n9 j$ P5 ^/ NAB12_DDR3                                         AB12_DDR2; j1 w5 R4 ]- w0 G9 i* d: F* u1 u
AB1_DDR3                                          AB1_DDR2
4 l5 B. o: y, CAB2_DDR3                                          AB2_DDR2" c& v) u6 \7 F9 e+ _
AB3_DDR3                                          AB3_DDR21 x  Y! H' e! s) o8 G
AB4_DDR3                                          AB4_DDR2/ j2 v2 ~, W" x6 m' v3 ?. G
AB5_DDR3                                          AB5_DDR2) a2 `. p. ^1 O% {7 K% X
AB6_DDR3                                          AB6_DDR2# m0 X4 L9 C! g" Y. P
AB7_DDR3                                          AB7_DDR2% x; `9 @- ^+ u+ ]/ N
AB8_DDR3                                          AB8_DDR2  E0 h% @! _* j+ m6 {5 s% K" |! N
AB9_DDR3                                          AB9_DDR2% H' j6 W9 E$ {0 @5 g6 p
; O) d; A! z( c- L
SWAPPED GATE DIFFERENCES
+ C; T- ^1 b4 ]0 Y3 M------------------------
" E$ x2 o( ?. w' y& n& L2 }OLD DESIGN                                        NEW DESIGN
% ^$ s$ L- X  N  w: U% p- f* z4 B* Y8 O9 @
SWAPPED PIN DIFFERENCES
. @; V! ]/ H2 J4 J- F( y9 t' m$ D------------------------/ q6 `1 O' m# j8 J+ \8 {: Q
OLD DESIGN                                        NEW DESIGN
8 f' @% J1 Q; \( @% f8 l: x
2 h1 q* I- i4 T: Q9 g. U' E7 @" O7 |8 D) ^8 Z* H& X$ Y' t
UNMATCHED NET PINS IN OLD DESIGN& h1 _9 s0 ^, e
--------------------------------) n& F; g* e* ^  a$ |
6 h( c3 V% }- X- ]  y+ M
UNMATCHED NET PINS IN NEW DESIGN
1 V8 G. X7 u: s( L( T" L--------------------------------
0 h1 h: Z7 F; I2 bAB0_DDR2            RN1.1       
- K9 O( b2 o" u8 @3 fAB10_DDR2           RN3.3        3 ^# r/ Q9 ]% x+ g  n3 |4 [4 F
AB11_DDR2           RN3.4        ( P0 M, x$ X0 v" s  U, z
AB12_DDR2           R16.1       
3 U$ A: X2 S: y% A  }5 N2 KAB1_DDR2            RN1.2       
; f/ M& i* b) ~6 o6 }AB2_DDR2            RN1.3       
# g8 A$ r8 z3 M% C; ?AB3_DDR2            RN1.4        * Z" E9 \* E  k! N0 i9 x3 H
AB4_DDR2            RN2.1       
! f+ z3 N) I3 _& kAB5_DDR2            RN2.2       
6 u) U/ R! z6 n1 }AB6_DDR2            RN2.3       
1 b. D& Y9 ~1 s" i! LAB7_DDR2            RN2.4        # R4 M' x# {7 _" z: A. C9 i
AB8_DDR2            RN3.1        6 I% d) i. z5 z
AB9_DDR2            RN3.2       
/ @% k/ _& {# Z
: b, F" E4 _/ NATTRIBUTE DIFFERENCES
1 O$ {% H4 m( o  j---------------------
. |6 S6 Q; {2 Z- \! |0 _Attribute Level        [ OLD DESIGN Parent -> NEW DESIGN Parent ]
8 B! q( O6 v( _  ~7 c
" {& w2 k0 j& ~: F9 ]& T3 u; W          Attribute Name           Old Value                New Value
" S9 q! y; I5 ~) D' S; l$ t! e' U% v/ G: \' W3 N8 o) D+ T: l
% p1 M+ ]4 J! k2 I4 y0 G1 ?
; i, S" e6 K' C! O- N- _5 c
注意到没有, PCB网络以发生变化,# n: a$ Q& B$ ^0 _% J& [
7 `% @+ }9 I7 Z3 `* F+ R% i4 ]
由于pads logic不允许同一网络有多个网络名,而orcad caprute cis 允许同一网络有多个别名,故pads logci在打开dsn文件时对其网络名的识别会有问题。他会将 同一张sheet中 连接在一起的多个网络别名只用其中一种来表示,其余别名全部丢失。如果其他sheet页中还有该网络,那一页的网络名将是这些网络别名中的另一个。而在由dsn打开的logic文件中,这些幸存的网络别名间竟不是同一个网络(因为人家是以 名称 识别的),与layout对应时所有网络别名中也只有1个可以与layout中的网络名对应,其余全部丢失。不过由于是从orcad直接生成网表画出pcb,这些网络别名在pcb上实际是连在一起的,即pcb不会有问题。
& f/ V+ E6 _* m7 k' U/ d7 C+ |# x知道这些后,可以放心,orcad + pads layout不会出问题。pads logic最多只能用来参考,logic 与layout相映射方便大部分对应查阅功能,但不能百分百信赖之。比如上面的多网络别名的情况。% G  n- I0 Z2 a% F' m; N/ J1 y, u
! f: B4 y& B6 X' z3 Q

3 O9 P& U! o1 P/ ]  {7 b: C; Z
- L: h. X# o* p, E1 e! c0 c8 W5 r想用LOGIC同步PCB的朋友使用该功能要注意了哦, 最好同步前将文件跟之前ORCAD网表文件对比下.确认设计的完整性.' s0 M9 j! R  |" W+ L8 z
6 l1 h- R8 d' Z( }" `
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

推荐内容上一条 /1 下一条

EDA365公众号

关于我们|手机版|EDA365电子论坛网 ( 粤ICP备18020198号-1 )

GMT+8, 2025-6-18 16:37 , Processed in 0.078125 second(s), 24 queries , Gzip On.

深圳市墨知创新科技有限公司

地址:深圳市南山区科技生态园2栋A座805 电话:19926409050

快速回复 返回顶部 返回列表