为什么导入网表出错？

浪里白条

小弟初学cadence，原理图制作好了，生成了网表之后，又制作了PCB封装，导入网表的时候却出错了，如下所示：
( w; k0 l8 W# o' G/ Y(---------------------------------------------------------------------)
(                                                                     )
(    Netrev allegro Import Logic                                      )
$ H( F- Y/ o; U5 b(                                                                     )
(    Drawing          : 10G.brd                                       )
(    Software Version : 16.3p004                                      )
(    Date/Time        : Tue Jan 03 13:32:03 2012                      )
(                                                                     )
1 v1 V+ c1 r) h1 e; r8 }6 X3 D(---------------------------------------------------------------------)
  w7 t1 l9 ]' y7 }" }+ L5 ^

------ Directives ------
; p% u( \+ Y, x( u
RIPUP_ETCH FALSE;
RIPUP_SYMBOLS ALWAYS;
Missing symbol has error FALSE;
+ c6 y0 W% Z- m* A) h: KSCHEMATIC_DIRECTORY 'F:/公用盘/电路原理图-20120102';
& [, L2 c7 S  L8 x; m' ZBOARD_DIRECTORY '';
OLD_BOARD_NAME 'F:/公用盘/封装库/10G.brd';
1 i* X0 C8 a" e$ f& JNEW_BOARD_NAME 'F:/公用盘/封装库/10G.brd';

CmdLine: netrev -$ -i F:/公用盘/电路原理图-20120102 -y 1 F:/公用盘/封装库/#Taaaaaa00560.tmp

7 a# }: \8 h* r% B1 U, ]. I' y------ Preparing to read pst files ------
1 l) ?4 F3 X4 z1 e

#1   ERROR(24) File not found
% G' Q- A# i4 N     Packager files not found

#2   ERROR(102) Run stopped because errors were detected
4 k: @$ a- _0 R6 Z
3 T6 D1 d" Z& j% n6 \6 }netrev run on Jan 3 13:32:03 2012

   COMPILE 'logic'
% B$ B# c9 V  k, E7 s" N   CHECK_PIN_NAMES OFF
% R6 q; O0 Z  [3 G   CROSS_REFERENCE OFF
   FEEDBACK OFF
   INCREMENTAL OFF
8 F2 J. f7 {5 S3 j2 B2 a' @3 N6 V   INTERFACE_TYPE PHYSICAL
1 {$ ~: F$ z/ a& D1 {8 t* t9 R- h   MAX_ERRORS 500
6 [1 g6 L, v$ R: h$ n   MERGE_MINIMUM 5
+ O1 \3 _% |! e/ w  n, ]5 c5 A0 X   NET_NAME_CHARS '#%&()*+-./:=>?@[]^_`|'
   NET_NAME_LENGTH 24
   OVERSIGHTS ON
* W* i# `* p" t, c' [" t5 u; ^   REPLACE_CHECK OFF
   SINGLE_NODE_NETS ON
   SPLIT_MINIMUM 0
   SUPPRESS   20
   WARNINGS ON

  2 errors detected
3 t1 P0 l4 N+ S5 v2 e# Z+ E4 Y* { No oversight detected
3 K+ Y/ N* ?* x. C No warning detected

cpu time      0:00:40
elapsed time  0:00:00
1 ~0 ^6 D5 u; s2 J不知道什么原因，修改了一下封装库的路径什么的也没用。请各位大侠指教一下啊，感激不尽啊！

浪里白条

浪里白条

刚刚修改了一下路径，可以导入网表了，可是导入之后点击PLACE——manually，再选中元件，点击QUICK  VIEW，看不到元件。请问该怎么导入PCB封装库呢？烦请各位大哥大姐不吝赐教！

superlish

1、修改了路径后有没有重新指定路径？
2、最好用英文目录

浪里白条

浪里白条 发表于 2012-1-3 14:24
5 L( h5 V2 g. A1 C# r刚刚修改了一下路径，可以导入网表了，可是导入之后点击PLACE——manually，再选中元件，点击QUICK  VIEW， ...

8 a2 `- S' x8 n& K2 l修改了之后重新制定了路径，为什么PCB封装跟原理图封装不能对应呢？这是为啥啊？是不是要把原理图里面的芯片的FOOTPRINT这一项设置的跟PCB封装里的一样就行啊？

浪里白条

superlish 发表于 2012-1-3 14:27
/ J/ C  n, k+ C) r( A, m8 m( d+ _1、修改了路径后有没有重新指定路径？
2 R! ?8 `- Y: N7 M5 L! s8 B$ M; \2、最好用英文目录

修改了之后重新制定了路径，为什么PCB封装跟原理图封装不能对应呢？这是为啥啊？是不是要把原理图里面的芯片的FOOTPRINT这一项设置的跟PCB封装里的一样就行啊？