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EDA365电子论坛网»电子社区 › EDA工具&PCB设计 › Cadence Allegro论坛 › 请问17.4自动生成xnet的原因
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请问17.4自动生成xnet的原因

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vimgcc
  • TA的每日心情
    擦汗
    2024-10-10 15:10

    • 签到天数: 31 天

    [LV.5]常住居民I
    跳转到指定楼层
    1#
    发表于 2022-9-30 21:12 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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    x
    本帖最后由 vimgcc 于 2022-10-1 07:09 编辑 5 k6 E+ p. X, c# V  v: D) p* r( g
    ) d! G, R9 P; t" e& G$ j$ c
      
    6 a3 Q) l  c8 u9 P4 {
    9 A1 v: C2 t  V" l; h- }    我准备弄一个等长组，中间串了几个电阻，我根本还没有设置任何xnet网络，为什么设置规则里面都已经自动生成了，以前不是要通过菜单——Analyze->Mode Assigment里面手动一个一个的创建的吗？
    0 K% g* m+ ~, N! f. r  
    4 P7 @6 z) X# s" _' |. @    ! o: c% |* s! V+ g8 v( w! W+ f( X
      我看了一下Capture cis原理图的约束管理器里面也有xnet,也就是说这些xnet是原理图里面自动生成的，然后通过导网表到了PCB里面去的。问题是我原理图里面也没有设置过呀。它是根据什么东西来帮你自动设置xnet呢？   $ F1 G, G1 ]3 d( I

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    will0104
  • TA的每日心情
    开心
    2021-6-15 15:27

    • 签到天数: 1 天

    [LV.1]初来乍到
    2#
    发表于 2022-10-3 11:06 | 只看该作者
    想知道 謝謝

    点评

    will0104
    有辦法不吃這rule進來嗎  详情 回复 发表于 2022-10-7 17:05
    aarom
    Capture cis 有人先設定的, 不用想太多.  发表于 2022-10-5 11:17

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    will0104
  • TA的每日心情
    开心
    2021-6-15 15:27

    • 签到天数: 1 天

    [LV.1]初来乍到
    3#
    发表于 2022-10-7 17:05 | 只看该作者
    will0104 发表于 2022-10-3 11:06
    6 M" y" ?; P% B8 C/ d8 y想知道 謝謝
    6 h- ~# C+ B; a5 w( x
    有辦法不吃這rule進來嗎
    2 ?7 ~3 [% I4 }
    3 M$ a7 Z" F8 `: t5 ~

    点评

    vimgcc
    其实自动帮你设定好了xnet也挺好的，省得再去PCB里面一个一个的去设置，而且一条线上串两个电阻好像不太容易设置xnet,最想弄明白的就是它是按照什么规则来设定xnet的  发表于 2022-10-7 20:52

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    dzkcool
  • TA的每日心情
    开心
    2024-2-21 15:59

    • 签到天数: 313 天

    [LV.8]以坛为家I
    4#
    发表于 2022-10-8 10:03 | 只看该作者
    导出网表时，可以不把原理图设置的电气规则带过来，参考下图勾选此选项即可。+ o3 `" {) Z9 z4 z- b2 R

    点评

    谢谢分享！: 5.0
    vimgcc
    你这个头像好像是电巢里面的老师？  发表于 2022-10-8 10:48
    vimgcc
    见鬼，我导网表怎么没有ignore electrical electrical这个选项？ [attachimg]362393[/attachimg]  详情 回复 发表于 2022-10-8 10:43
    vimgcc
    谢谢分享！: 5
    好的，好的。你不早说  发表于 2022-10-8 10:31

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  • TA的每日心情
    擦汗
    2024-10-10 15:10

    • 签到天数: 31 天

    [LV.5]常住居民I
    5#
     楼主| 发表于 2022-10-8 10:43 | 只看该作者
    dzkcool 发表于 2022-10-8 10:034 M/ x6 x! s* s& [5 E( @' j
    导出网表时，可以不把原理图设置的电气规则带过来，参考下图勾选此选项即可。

    ! F  ]9 s& }# S8 }+ w见鬼，我导网表怎么没有ignore electrical electrical这个选项？8 M* D- ~8 E% p" U$ `
    5 F6 J( q1 E. T0 V* j8 t( V/ p" C
    ; a! J8 n1 r" S$ `
    * U& G$ x8 y) K" G5 f: Q

    " h' H& i- }& U) |/ I/ _  d. O* Y6 [" h2 T$ z

    * ]/ F- u; G* E3 M# b7 R8 \

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    金志峰
    之所以会这样，可能是因为你在原理图中启用了Enable Constraint Manager，这个貌似开了会自动生成Xnet，并且关不掉。我上次也碰到你一样的问题  详情 回复 发表于 2022-10-16 22:18

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    dzkcool
  • TA的每日心情
    开心
    2024-2-21 15:59

    • 签到天数: 313 天

    [LV.8]以坛为家I
    6#
    发表于 2022-10-8 12:10 | 只看该作者
    用16.6版本的OrCAD就有这个选项，17.4可能有BUG

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    金志峰

    该用户从未签到
    7#
    发表于 2022-10-16 22:18 | 只看该作者
    vimgcc 发表于 2022-10-8 10:43" w3 d3 @+ D3 i, w: \$ d
    见鬼，我导网表怎么没有ignore electrical electrical这个选项？
    ' T# V1 b0 A9 P; B7 M' }
    之所以会这样，可能是因为你在原理图中启用了Enable Constraint Manager，这个貌似开了会自动生成Xnet，并且关不掉。我上次也碰到你一样的问题

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    newcomsky

    该用户从未签到
    8#
    发表于 2023-1-14 07:50 | 只看该作者
    学习了

    “来自电巢APP”

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