ddr3 仿真读取出错

dyunasing

各位好，
% m8 i0 C' D6 }最近在重跑人家的一个ddr3的仿真项目，
[color=var(--lwc-brandTextLink,rgb(0, 138, 166))]https://github.com/ciaa/Hardware/tree/master/PCB/ACC/CIAA_ACC/doc/simulaciones
/ a" Q/ ^- U6 y1 V* I; P
6 f4 Z% W5 ~0 @4 w8 C/ X) i结果基本他们跑的一致，只是有个数据读取的篇章，整篇都是Bad Signal的错误，如下图，
6 o' g/ K4 c+ X6 `
; P/ L& V7 p( j9 }发现仿真的发送端和收取端是同个管脚，请问这是合理的吗？是不是因为这样才导致出错？

+ Y; O* Y6 s$ |2 v. [6 K6 ~  a谢谢。
# u, w; p$ Y3 p0 ]; n% ^( ^# }
小秦

hzp_bbs

这个不合理的。

dyunasing

hzp_bbs 发表于 2022-10-24 13:57
这个不合理的。

( E! F" T+ ~) @( a  J3 c" P' G谢谢回复。请问大概在哪里可以更改相关设置让它不会报错吗？走了两遍wizard,没发现什么可疑的地方。
4 h2 H2 z! \4 g' e* }8 \' A内附.ddr文件。谢谢。