ddr3 仿真读取出错

dyunasing

各位好，
3 o2 b! U+ m7 N4 r1 V最近在重跑人家的一个ddr3的仿真项目，
[color=var(--lwc-brandTextLink,rgb(0, 138, 166))]https://github.com/ciaa/Hardware/tree/master/PCB/ACC/CIAA_ACC/doc/simulaciones

8 X7 p; t$ G6 G/ {2 c结果基本他们跑的一致，只是有个数据读取的篇章，整篇都是Bad Signal的错误，如下图，

2 d# T1 U5 G8 ~* v发现仿真的发送端和收取端是同个管脚，请问这是合理的吗？是不是因为这样才导致出错？
3 W3 }6 K' W2 J2 ^7 L; ^
% p. w- U& c" o3 ^& U谢谢。

小秦
: B8 f" W& \5 K! J2 \% j8 Q% }, K

hzp_bbs

这个不合理的。
  p6 R$ X) l1 r0 v$ O

dyunasing

hzp_bbs 发表于 2022-10-24 13:57
: \  h$ y& R6 d) r$ k这个不合理的。

" \: @+ I. r) ?; J, a谢谢回复。请问大概在哪里可以更改相关设置让它不会报错吗？走了两遍wizard,没发现什么可疑的地方。
内附.ddr文件。谢谢。
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