ddr3 仿真读取出错

dyunasing

各位好，
最近在重跑人家的一个ddr3的仿真项目，
[color=var(--lwc-brandTextLink,rgb(0, 138, 166))]https://github.com/ciaa/Hardware/tree/master/PCB/ACC/CIAA_ACC/doc/simulaciones
- ?* E) F7 N0 y! a3 O6 X. Q
结果基本他们跑的一致，只是有个数据读取的篇章，整篇都是Bad Signal的错误，如下图，
$ c& Y: w) p# E( {& `
& Q: L: l8 t7 B8 }/ ]6 }4 s2 t7 Q发现仿真的发送端和收取端是同个管脚，请问这是合理的吗？是不是因为这样才导致出错？

谢谢。

小秦
) h4 V$ C! x' R. Y* r

hzp_bbs

这个不合理的。
( D7 J& E! h. Z% M8 k1 ~" C1 m

dyunasing

hzp_bbs 发表于 2022-10-24 13:57
; |$ R! Q& n) P# t! t这个不合理的。

谢谢回复。请问大概在哪里可以更改相关设置让它不会报错吗？走了两遍wizard,没发现什么可疑的地方。
5 ~$ e6 l/ X: x+ p" W内附.ddr文件。谢谢。
. n) I: X. p+ m: e) S# n