ddr3 仿真读取出错

dyunasing

各位好，
最近在重跑人家的一个ddr3的仿真项目，
" J# n, {0 M. q9 p- F[color=var(--lwc-brandTextLink,rgb(0, 138, 166))]https://github.com/ciaa/Hardware/tree/master/PCB/ACC/CIAA_ACC/doc/simulaciones
' v6 h5 n( M) E$ g
结果基本他们跑的一致，只是有个数据读取的篇章，整篇都是Bad Signal的错误，如下图，
: s7 K/ a6 @  X! g4 Q/ s1 N
0 J5 R# l, i# u- U! S1 i8 p8 Z发现仿真的发送端和收取端是同个管脚，请问这是合理的吗？是不是因为这样才导致出错？

# y/ f& A0 a1 J& b9 ^2 I. p谢谢。
' f1 U# p6 N5 a
小秦
0 z# Z. N6 ?6 E9 U

hzp_bbs

这个不合理的。

dyunasing

hzp_bbs 发表于 2022-10-24 13:57
8 C. x* r+ y, K3 w+ u0 I这个不合理的。

: q1 r- y# R, Q  j7 o2 K谢谢回复。请问大概在哪里可以更改相关设置让它不会报错吗？走了两遍wizard,没发现什么可疑的地方。
0 E$ A* \3 a- o% U$ A5 W4 M" E内附.ddr文件。谢谢。