这段verilog代码是不是有问题啊，仿真波形错误啊？

mengzhuhao · 发表于 2007-11-21 20:45

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x

是一个关于流水线方式实现的8位全加器
从书上抄的一个例子：
module pipeline(cout,sum,ina,inb,cin,clk);

output [7:0] sum;
output cout;
input [7:0] ina;
input [7:0] inb;
input cin,clk;
reg [7:0] tempa,tempb,sum;
reg tempci,firstco,secondco,thirdco,cout;
reg [1:0] firsts,thirda,thirdb;
reg [3:0] seconda;
reg [3:0] secondb;
reg [3:0] seconds;
reg [5:0] firsta,firstb,thirds;

always @(posedge clk)
      begin
         tempa=ina;
         tempb=inb;
         tempci=cin;
      end

always @(posedge clk)
      begin
         {firstco,firsts}=tempa[1:0]+tempb[1:0]+tempci;
         firsta=tempa[7:2];
         firstb=tempb[7:2];
      end

always @(posedge clk)
      begin
         {secondco,seconds}={firsta[1:0]+firstb[1:0]+firstco,firsts};
         seconda=firsta[5:2];
         secondb=firstb[5:2];
      end

always @(posedge clk)
      begin
         {thirdco,thirds}={seconda[1:0]+secondb[1:0]+secondco,seconds};
         thirda=seconda[3:2];
         thirdb=secondb[3:2];
      end

always @(posedge clk)
      begin
         {cout,sum}={thirda[1:0]+thirdb[1:0]+thirdco,thirds};
      end

endmodule
自己写了一个激励文件：
`timescale 10ns / 1ns
module pipeline_tb;

//Internal signals declarations:
wire cout;
wire [7:0]sum;
reg [7:0]ina;
reg [7:0]inb;
reg cin;
reg clk;
parameter dely=10;

// Unit Under Test port map
pipeline UUT (
      .cout(cout),
      .sum(sum),
      .ina(ina),
      .inb(inb),
      .cin(cin),
      .clk(clk));

always #(dely/2)clk=~clk;

initial
      begin
         clk=0;
         cin=0;
         ina=8'b0;
         inb=8'b0;
         #(dely*1000) $finish;
      end

always #(10*dely) cin=$random;

always #(10*dely) ina=$random;

always #(10*dely) inb=$random;

initial
      $monitor($realtime,,"ps %h %h %h %h %h %h ",cout,sum,ina,inb,cin,clk);
endmodule
但是仿真出来的波形明显不对啊

langhuamin · 发表于 2007-11-22 13:28

就是中间那组数据有一位算错了。估计是连续进位的问题。

[ 本帖最后由 langhuamin 于 2007-11-23 08:31 编辑 ]

mengzhuhao · 发表于 2007-11-23 08:58

原帖由 langhuamin 于 2007-11-22 13:28 发表
6 F0 F3 }; O% R' b就是中间那组数据有一位算错了。估计是连续进位的问题。

问题是，为何第一个进位正确，而后面的两个进位就错误了？这属于什么问题？

langhuamin · 发表于 2007-11-23 12:28

据猜测，程序可能有问题。
{thirdco,thirds}={seconda[1:0]+secondb[1:0]+secondco,seconds};PCB

其中，{seconda[1:0]+secondb[1:0]+secondco,seconds}是6位，{thirdco,thirds}是7位，

导致最高进位出现问题。

此属推断，待验证。。。

可以尝试先将second[2:0]＝seconda[1:0]+secondb[1:0]+secondco;

再{thirdco,thirds}={second[2:0],seconds};

不过我这边现在没装这个工具软件。。。

[ 本帖最后由 langhuamin 于 2007-11-23 18:40 编辑 ]

langhuamin · 发表于 2007-11-24 11:54

回去试了一下，确实如此。
而且程序段可以作以下简化：

reg [8:0]ins;

always @(posedge clk)
  begin
   tempa<=ina;
   tempb<=inb;
   tempci<=cin;
end
always @(posedge clk)
begin
   ins=tempa+tempb+tempc;
   {cout,sum}={ins};
end

mengzhuhao · 发表于 2007-11-24 21:22

原帖由 langhuamin 于 2007-11-24 11:54 发表 2 f/ }. C3 Q; n$ `  s6 c4 E
回去试了一下，确实如此。
% f( R3 u7 H+ F而且程序段可以作以下简化：
& B) J% \) w, l, L* w9 T
: z: ?0 ~) c3 F% S7 _+ X& S7 R' _; P" `7 y) l- c% o
reg [8:0]ins;( B& l" D+ [+ d0 O. q
# h3 v) r: h# ]* h  b" `: z
always @(posedge clk)
0 M2 q. e/ w/ Q, |0 g" d. S8 A  begin+ X/ j$ K* Q0 c% Y3 q5 t2 f( z
   tempa

虽然没错
这样的代码综合出来比流水线效率低
综合出来用的器件也多哈
呵呵

mengzhuhao · 发表于 2007-11-24 21:25

原帖由 langhuamin 于 2007-11-23 12:28 发表 , M- P8 W2 A: s; S
据猜测，程序可能有问题。7 S0 [) Z% P+ i' }. s! I# `
{thirdco,thirds}={seconda[1:0]+secondb[1:0]+secondco,seconds}CB
' k( ?; T' g5 V, {) d. P( K: P+ t F
3 _0 ]0 W y2 J5 z8 H8 |
6 E# \) o/ k5 {& i4 ?4 w$ o其中，{seconda[1:0]+secondb[1:0]+secondco,seconds}是6位，{thirdco,thirds}是7位，2 G" ?* F- R9 M/ O' L8 ~

( J3 x. ~' T0 w+ r& j% D导致最高进位出现问题 ...

这个问题我也注意到了
但问题在于为何第一也是这样的效果为何就有进位变化
而只有后面的两个有错误？

不知道是否与verilog语言本事有关系？

我自己试了试
如何在加之前先把2位的值赋值给一个3位的值
这样就能保证赋值间的位数一样
这样进位的值就不会丢失了

langhuamin · 发表于 2007-11-24 22:05

原帖由 mengzhuhao 于 2007-11-24 21:25 发表 2 R, w# Q# Q* }  C
1 c% k& L& ?2 V( K0 I1 s  o
这个问题我也注意到了. z: T$ N  k# u2 A3 F; z
但问题在于为何第一也是这样的效果为何就有进位变化4 \* V8 x2 x% P+ A5 a
而只有后面的两个有错误？
) Z7 k' t3 I$ X6 H( D: E$ M4 Y5 \
7 N5 G/ M" `* A; _+ P# n不知道是否与verilog语言本事有关系？
+ D! o/ L# h. }9 j/ B, |/ D
$ z# r0 J" l  R$ f1 G+ q+ n我自己试了试
7 T! a; R2 g. w% O5 n4 n如何在加之前先把2位的值赋值给一个3位的值' {% n, ]. P7 ?' t/ i, d5 Z0 \
这样 ...

也可以说是verilog本身的原因吧，
因为这里{thirdco,thirds}={seconda[1:0]+secondb[1:0]+secondco,seconds}
并不是将右边计算完后得出的数据直接放入{thirdco,thirds}中的，
这里{}＝{};在次序上是先将里面的算完得出运算结果(这时已经确定位数)，然后再把结果作＝处理。分两步进行。
本质上与second[2:0]＝seconda[1:0]+secondb[1:0]+secondco；不一样。
一开始我也想到“在加之前先把2位的值赋值给一个3位的值”，这个方法和我说的那个原理类似。PCB

langhuamin · 发表于 2007-11-24 22:09

原帖由 mengzhuhao 于 2007-11-24 21:22 发表
2 p+ ` Y @( K. N# O
; [. z8 L+ g8 {: \虽然没错. ]9 c- T9 W1 _9 J0 }
这样的代码综合出来比流水线效率低
$ y, i: ~: H9 u( _综合出来用的器件也多哈* n5 S1 U/ }: ?+ U; Z* r: u2 H
呵呵

呵呵，这个我倒没考虑过

mengzhuhao · 发表于 2007-11-25 21:52

原帖由 langhuamin 于 2007-11-24 22:09 发表
5 @$ N3 n; ~8 l3 A3 ? u- ~
0 T0 q5 Y4 t, K6 R1 i' h0 S# m2 F9 \+ x6 r+ d9 C

8 S" A" G% x' [( Z呵呵，这个我倒没考虑过

你可以参看一些教程里面的综合结果实例对比

代码不同效率不一样虽然结果相同

langhuamin · 发表于 2007-11-26 10:43

嗯好的,有机会会多去看看的.呵呵

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这段verilog代码是不是有问题啊，仿真波形错误啊？

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