ALLEGRO DRC错误T/P，求指导

lili_qq

allegro DRC错误T/P，求指导

Class:           DRC ERROR CLASS
% [; i) U1 _* W5 K% bSubclass:        BOTTOM
/ M7 }& C8 [1 b2 D3 y: I! a9 UOrigin xy:       (-19.8436 10.2296)
7 ^& [; q8 \  v% FConstraint:      Via at SMD thru
Constraint Set:  NONE
5 p" {5 P8 y+ N& _, k) C6 AConstraint Type: DESIGN

Constraint value: FALSE
: h0 j- q$ v2 ?Actual value:     TRUE
) i0 k3 V) r* @1 O3 B以上报错的DRC应该如何改？
, x/ g: U6 s( |

4 x0 K0 S) e2 M2 C$ }
& n0 Q7 E1 v1 ]! O# m

jordanli22

如果不需要，忽略，或者关掉这个drc的检查，在cmgr  analyze analysis mode 下

名字好听吗

Constraint的工作原理是根据使用的限制函数不同，生成惩罚项，而这些惩罚项，相当于乘以给能量函数乘以一个权重因子，使得如果结构偏移了我们所限制的范围，那么它的能量将比在范围内的结构更高。
在实际运算时，需要根据具体的限制参数对打分函数特别的项赋予对应的权重。

dragongfly

DRC检查就是检查设计是否满足所设置的规则。一个完整的PCB设计必须经过各项电气规则检查。常见的检查项包括间距、开路以及短路的检查，更加严格的还有差分对、阻抗线等检查。