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[Cadence Sigrity] 反射····

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发表于 2012-3-21 13:31 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 wenjiwei 于 2012-11-27 15:30 编辑
! o4 k) S% l: e  |
% p! e; |5 @! o4 Cshg_zhou版主说了特性阻抗,我就根据我自己的理解说说反射吧,不对的地方,还请大家赐教0 E1 A! ]6 Z0 I. Y

0 ^& @8 l! N$ z# w1 U) f& J反射是引起SI的一个最基本因素,无论在何处,只要传输线的阻抗发生了改变,此时信号便会产生反射,同时信号也会失真。那么信号为什么会产生反射呢,下面通过一个简单的例子来讨论反射机理。
* H5 l2 V- u, m2 |+ D) z
8 D+ ^# O3 h% w. Y/ K
+ y! z7 v2 @9 m5 N图 简单的传输线模型4 l- _" E" ^0 k3 g$ m# `
图所示的是两不同宽度的传输线S1和S2,P1是大面积铺铜来作为返回路径,S1比较宽,S2较窄,很明显在S1和S2的交接处出现了阻抗不连续,容易得出RS1 <RS2 ,由于电压和电流一定是连续的(否则便会产生一个无限大的电场或磁场,这是不可能发生的),所以交界面两端的电压和电流是相等的。所以如图,交界面的电压电流相等的条件是:V入射+ V反射= V传输,I入射+ I反射= I传输,由V入射/I入射=RS1 ,V反射/I反射=RS1 ,V传输/I传输=RS2,由此得出反射系数 ,传输系数 ,由反射系数的表达式可以得出:当RS1和RS2相等时,反射系数为零,即无反射。这便需要添加阻抗进行阻抗补偿—阻抗匹配。常见又L匹配、T匹配和Pi匹配等。当传输线的时延TD>信号上升时间的20%时,通常需要考虑进行端接阻抗匹配。同样为了减小传输线的反射,在布线的拐角应尽量的平滑,也可使用端接等减小反射
: ?# v1 n/ J) V6 t6 H6 _- @, V* ^4 z( Z8 |6 h
http://www.doc88.com/p-99438291414.html
3 G  Z2 ^: b8 W+ e/ K7 B上面的链接的文章详尽的介绍了史密斯阻抗圆图的基本原理和阻抗匹配的原理,并结合RF实例说明了利用史密斯圆图做阻抗匹配的方法,没有书籍的、感兴趣的可以看看···. [$ `0 m  u5 i; ^
知道相关原理再进行设计仿真,这样得出的结果才能值得信赖······
- I) R( I9 f  z9 ~0 o6 M

该用户从未签到

2#
发表于 2012-3-22 19:55 | 只看该作者
反射的出现,是因为整个链路的阻抗不匹配,所以speed2000软件中,还有一个阻抗连续性检查。这样可以检查板卡上的layout是否完全满足阻抗要求。尽可能降低信号的反射。提高信号质量。

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3#
发表于 2012-8-5 16:58 | 只看该作者
阻抗匹配了就没有反射了

该用户从未签到

4#
 楼主| 发表于 2012-9-18 15:14 | 只看该作者
本帖最后由 wenjiwei 于 2012-9-18 15:22 编辑 + w5 R5 C( W. D( {9 A4 j% ]6 v) v
lx_1003 发表于 2012-8-5 16:58
  G/ r$ T0 `) I$ L+ v& Q0 M阻抗匹配了就没有反射了
! m7 J* o" S  a/ {0 S/ ^

5 l; K: b/ W; s. p这个本来就是纯理论的东西,实际做起来,不可能就这么的简单考虑,就如SI仿真时要考虑PI问题,考虑各种谐振、电源因素等等等···但是个人觉得纯理论虽然比较的“单调”,但是也得知道点,应该是····{:soso_e100:} ,实践是检验真理的唯一标准,但我们得有“真理”去让实践检验的啊,呵呵呵···
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