请问cadence HDL创建元件时引脚间隔多大比较合适

lili_qq · 发表于 2023-3-3 14:18

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画原理图时有器件的格点与原理图对不上，线很难连接（设置器件时引脚间隔比较小）；可如果设置引脚间隔格点比较多时，原理图占位过大，比较浪费空间，求问有没有合适的引脚间隔格点数~

tick_tock · 发表于 2023-3-3 14:46

这个都是根据设计自定的我一般会选间隔大一点方便连线

big_gun · 发表于 2023-3-3 14:50

要注意元件(尤其是集成电路)的引脚间距多以英制为单位,实际公制尺寸如2.54mm,

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