求助定义电源层，铜箔不完整的问题

gdm0121 · 发表于 2012-4-18 15:54

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本帖最后由 gdm0121 于 2012-4-18 15:56 编辑

如图所示定义电源层的时候，明明是同一个铜箔，铜箔不完整，感觉中间被撕裂了，撕裂处没有route keerout限制区域也没有切割线。Db-check也做过了，切割线也重新画过了，就连outline也重新画过了，还是一样，不知道哪位朋友了解原因。

gdm0121 · 发表于 2012-4-18 17:24

急啊，没人知道吗？

oostilloo · 发表于 2012-4-18 21:04

antietch重新画一下

gdm0121 · 发表于 2012-4-19 23:31

oostilloo 发表于 2012-4-18 21:04
& I. X. K7 D/ P2 U X: t% {antietch重新画一下

开始就说了，切割线重新画过也没有用，不是这个原因

dean0405 · 发表于 2012-4-20 09:43

這個很難查,通常遇到不規則線或是過多的轉角會出現

解決方法一:你可以嘗試轉GERBER 他會秀出ERROR 在哪個座標 ,
你就把那邊比如說有VIA或是線的地方 ,利用 Void 銅稍微挖大一點

解決方法二:你可以改變那一層銅的間距,比如說你本來設shap 是隔8mils
改成隔10mils,或許可以解決

在不行如果你是16.3的可以傳來我幫你看看

hcf830716 · 发表于 2012-4-20 11:37

板上有做等长？

hcf830716 · 发表于 2012-4-20 11:39

遇到过几次，板上有做等长走蛇形线时，铺铜的时候软件就容易犯毛病呢。

zhuanzhuce · 发表于 2012-4-22 10:19

原来在AD中碰见过，感觉是规则的原因

zhuanzhuce · 发表于 2012-4-22 10:19

原来在AD中碰见过，感觉是规则的原因

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