底板CPLD先上电，影响核心板cpu IO电源轨

狂羁青马

底板上面有一片cpld，IO通过接插件连接到核心板的CPU io口，
cpld io口的电压轨和cpu io 的电压轨不是同一个电源，但都是3.3v,这样底板cpld先上电的话
io上面会有信号电压，会推高cpu io的电压轨（本来还没有上电）

这种情况一般怎么办，感觉设计核心板+底板这种方式就会存在这种情况，
不会整板都用同一个IO电源

guchenglihua

通用一个IO电源没必要，但如果你没有上电时序问题的话，可以用那种带EN控制的DCDC,只要你把两个模块的的DCDC的EN控制脚用同一个控制信号来控制基本上就能做到同时起来。但如果你存在上电时序的问题还是要像上面提到那样，在初始化GPIO的时候需要把相关的管脚置低，待电源正常（延时一定时间）后再加载相应的功能。

狂羁青马

资深工程师365 发表于 2023-7-17 10:46
6 v% a4 x/ C) s) t) ], b8 g2 [在底板加个IO驱动器呀，驱动器电源/使能上用核心板电源

线比较多，IO要加好多个，我在想这种情况是不是就是正常的，比如两块板子的级联，进行IO通信或者什么的，总会有一块板子是先上电另一块后上电
$ \) w  j* s( h: c: a

狂羁青马

Quiescent_521 发表于 2023-6-8 16:34
3 f& Y: N0 h2 g* T" Z2 C  E先看看硬件，断开IO口，直接从IO口输出高低电平，看是不是正常

, y9 [/ Y* Z1 |, |9 e% N正常的，CPLD上电后IO为高电平，这时CPU IO的电源轨还没上电，但是电源轨有很低的电压了，感觉漏电流推高了电压
# j8 f4 k5 C8 g9 y

Quiescent_521

先看看硬件，断开IO口，直接从IO口输出高低电平，看是不是正常

hgt064

CPLD 设成 OD, 只在CPU 端加上拉

狂羁青马

hgt064 发表于 2023-6-8 17:59
/ p; J- i3 n/ z( C% ^' uCPLD 设成 OD, 只在CPU 端加上拉

9 s4 x( Z0 \# M  `( ?spi uart gpio好多连线，不能都加上拉吧

zlpkcnm

输出都先设置成低电平，等cpu IO电源起来后cpu复位前之后，将输出改成正常的状态就规避了这个问题

Z四五

正常都会有这种情况吧  要不cpld io设置低电平，要不加管子防止漏电

killer00

:):):):@

资深工程师365

在底板加个IO驱动器呀，驱动器电源/使能上用核心板电源

kxj214

先给核心板供电，然后固件加载完成后通过CPU IO口使能底板的各IO电源

狂羁青马

kxj214 发表于 2023-7-18 09:50
先给核心板供电，然后固件加载完成后通过CPU IO口使能底板的各IO电源

7 I- U2 J4 ^( F9 ]. e, q5 \8 gCPLD要先上电，控制CPU的上电时序

资深工程师365

狂羁青马 发表于 2023-7-24 19:22
线比较多，IO要加好多个，我在想这种情况是不是就是正常的，比如两块板子的级联，进行IO通信或者什么的， ...

0 y6 x* e4 u3 \会存在这种情况，电源倒灌很容易发生。从电源时序上着手吧
; @2 f+ X9 f( H

Nokol

太感谢了( I2 }:

kxj214

狂羁青马 发表于 2023-7-24 19:20
1 L. W9 g! g3 Y$ l, z$ Y1 PCPLD要先上电，控制CPU的上电时序

9 f1 ]' y& Q, S: X3 Z/ E& MCPU板的上电时序是否可以考虑选用类似LM3881这种电源序列发生器进行上电时序控制。