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[ADS仿真] 去耦半径:die-pack-pcb不同层级用什么量级电容来去耦

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1#
发表于 2023-6-8 17:05 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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去耦半径:包含die-pack-pcb不同层级用什么量级电容来去耦,怎么选择,选择依据是啥?/ x* q) l' O2 m) E: S  q9 e

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2#
发表于 2023-6-8 18:51 | 只看该作者
一、容量不同:
  ]. U; b. F( [% R( R
$ D  v7 f$ i  W. W& D! g! E1、小电容容量小到可以达到几P。- Y& E* s8 i/ n' H2 r) \+ I" M
8 K0 @) x: ], u, ~$ M3 @8 y8 B
2、大电容容量大到可以达到1万μf。9 ^" o3 w( Z! g- j( \

' O( U$ C  P( m0 O/ r二、用途不同:: p  I1 o. Z- Y2 E* k$ u5 x1 y

2 }1 m" t2 e7 U* B0 M4 |1、大容量的电容可以做电源滤波电容。
5 k3 l# w  P: t  d+ U0 j% k9 I5 ]1 R3 M. `8 s
2、小容量的电容可以做高频谐振电容。; |0 M6 U1 @7 L, F

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& U3 p* g5 F; x4 \% R; P% m$ v
  • TA的每日心情
    慵懒
    2022-12-12 15:57
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    [LV.2]偶尔看看I

    3#
    发表于 2023-6-9 14:28 | 只看该作者
    die的就不用选了芯片晶体管设计的事,基板和PCB上的可以通过仿真优化电容参数得出符合要求的曲线。

    该用户从未签到

    4#
    发表于 2023-6-9 15:30 | 只看该作者
    die上是门电路的栅极电容,这个和芯片的面积有关系,pf-nf级别;pkg不增加poser的情况下,封装本身的寄生电容很小,设计封装的要点是减小L,根据增加poser的尺寸,封装电容可以到uf;pcb上就是体电容,中频电容等,从几百uf到pf不等,主要选择的依据是芯片要求的纹波,一切都是为了die,满足die的纹波要求
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