晶体管在开漏、开源、开集、开发四种电路电路总结和应用

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本文针对在常见晶体管电路设计中，所遇到的开源、开漏、开集、开发电路这些概念名词理解不清而导致电路搭建错误的问题，进行概念总结并说明各自电路外接上拉电阻和下拉电阻的原理，给出具体实际的电路加以说明。并在工程实际应用中，提出了对于MOS管和双极性晶体管电路在上拉电阻和下拉电阻方面应该注意的规则。
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6 N% G. A; L% P. i1 `% a' @关键词： 双极性晶体管 MOS 开漏 开集 上拉电阻 下拉电阻. G& J  v2 [; ]9 w& H
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对于常见在晶体管电路分析和设计中，经常会遇到开源(OpenSource)、开漏(Open Drain)、开集(Open Collector)、开发(Open Emitter)这些概念名词，有时候对这些概念名词的理解不到位，从而导致电路设计不满足要求，引发电路不能正常工作、电磁干扰噪音很大等问题。4 I1 q" h" A# o& d9 [
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开漏电路中的“漏”指的是场效应管的漏极，那么开源电路中的“源”指的是场效应管的源极。同理，开集电路和开发电路中的“集”和“发”分别指的是三极管的集电极和发射极。

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文章对这四种电路分别加以说明，对于开漏、开集电路需要上拉电阻和上拉电压，他们的大小要满足电路的应用需求和限定在晶体管参数以内，对于开源、开发电路也有相应的要求。本文对这些要求都做了详实的说明，以实际的电路加以分析。
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1 开源、开漏、开集、开发电路要求
% H, T" k$ a4 d3 X开漏电路和开源电路一般是以绝缘栅型场效应管的漏极、源极为输出的电路。开漏电路一般用法是在漏极外部的电路添加上拉电阻，而开源电路一般在外部电路添加一个下拉电阻。完整的开漏电路应该由开漏器件和开漏上拉电阻组成。同理，完整的开源电路应该由开源器件和开源下拉电阻组成。
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' N- R) D/ x/ B* Z! \* x9 C开集电路和开发电路一般是以三极管的集电极、发射极为输出的电路。开集电路一般用法是在集电极外部的电路添加上拉电阻，而开发电路一般在外部电路添加一个下拉电阻。完整的开集电路应该由三极管工艺器件和开集上拉电阻组成，同理，完整的开发电路应该由三极管工艺器件和开发下拉电阻组成。
2 b9 c5 a5 Y5 t, N- _通过上面的图示，只有加上外部拉电阻和电压，才能使输出有确定的值。上拉电阻又称为输入电阻，主要是为了要求为低电平脉冲触发而用的，如一般的复位电路。下拉电阻又称为输出电阻，主要是为了一般下级输入为高电平触发的电路，如中断请求、同步电路。" y1 Z6 O) {) z. J: G. O7 A1 G

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* K- E; K! L2 w0 ^2 O2 开漏、开源、开集、开发四种电路特点- y: i" [6 Q$ U* g
⑴开源、开漏电路都要外接电阻。利用外接电阻可以驱动下级输入的能力，增强电路的驱动能力。只要给芯片适当的工作电压，外部的输出电平在一定范围内可以由外部上拉电压来决定。内部只需要很小的栅极驱动电流，就可以驱动MOS管的导通，实现小电平控制高电平输出。当内部MOS管导通时，电流是从外部的VCC流入上拉电阻经MOS管到地或者先经过MOS管然后灌入下拉电阻到地。


⑵开源电路必须外接下拉电阻，开漏电路必须外接上拉电阻。否则不能产生所需要的电平，不接电阻一般为高阻态，且会产生干扰。当开漏电路不接上拉电阻时只能输出低电平。3 P7 m5 Y5 ~# Y. M" D4 g" @


⑶上拉电阻或下拉电阻决定了转换的速度，电阻越大，转换速度越慢，因为漏源之间的电容和上拉电阻或下拉电阻形成RC的充放电时间，但是相应的功耗就会降低。其功耗功率为。所以电阻越大，功耗越低。
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* l: P6 y7 t- z, v⑷开集电路和开漏电路原理类似，在一般工程应用中我们可以用开集电路来替代开漏电路。
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3 开漏、开源、开集、开发四种电路应用( N% O  F& W6 l( c
4 Z% L( m) l0 j3．1 搭建“或非”逻辑和“或”电路逻辑
多个开漏输出可以并联到一条输出线上，从而产生“或非逻辑”的功能，如图5所示。当只要其中的一个线路输入为高电平，整个输出就为低电平。这在PC机总线使用权判断上很有作用，当有一个逻辑在使用总线，其输出就为低电平。据此想法，我们将多个开源输出并联到一条输出线上，从而产生“或逻辑”的功能。当其中的一个线路的输出为高电平，整个输出就为高电平。这也可以用在某种判断逻辑上。1 {1 R: X; X( A! |/ d8 u

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同理，可以通过晶体管来形成开集“或非”电路或者开发“或”电路。开集、开发电路用的是晶体三极管，开关速度很快，满足一些特殊的高速应用要求。但是三极管电路功耗比MOS管要大，且其驱动电路能力没有MOS强。

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3．2 CMOS电路实现电平转换
! {9 ]! v1 w: e0 F3 f( o# P如图8所示，对于输入3.3电压，通过CMOS反相器，那么Q1 N-MOS将会导通，Q2关闭，Q1输出的是低电平，Q3不会导通的，所以输出为5高电平。如果输入的是0电压，那么输入负载P-MOS管将导通，输出高电压驱动Q3，从而最后Q3上拉输出为低电平。但是上拉电阻的选择能够使得当输出为低电平时，低电平应该低于下级输入电路要求的低电平门槛值。9 g5 G5 `8 P4 Q; u3 |
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3．3 CMOS工艺看门狗芯片外部上拉和下拉电阻
CAT24C021[1]是CATALYST公司带有2K字节E2PROM看门狗芯片，该芯片采用的是CMOS工艺，其RESET引脚是开源输出，/RESET引脚是开漏输出。RESET引脚是高电平触发，由于开源输出应接下拉电阻，/RESET引脚是低电平触发，是开漏输出引脚应接上拉电阻。
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+ N3 p9 s1 ]7 M3．4 TTL管驱动MOS管进行大电压输出
, _# g' ~# {, E1 @8 j小电流驱动大电压输出，满足一些特殊的应用场合。TTL管采用2N3904[2]，MOS管采用IRF840[3]。2N3904最大基极输入电流为100，集电极到发射极之间最大电压为40集电极和发射极之间的最大电流为。IRF840栅源之间最大正向电压可以加到20，同时栅极电阻很高，在正向20以内其最大栅极电流为100，所以功耗很低，漏源最大正向导通电流。下面我们来分析一下上面的电路。TTL管采用集电极上拉电阻，MOS管采用开漏上拉电阻。我们实现是TMS320F2812DSP串口MDXA输出[4]，其输出高电平是3.3，低电平一般很小，认为其为0。输入为方波脉冲。& j8 n1 K3 @/ E' {, Z
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' s) J2 S- \  B4 @当DSP输入脉冲为低电平时，假设为0电平，则TTL管截止，TTL管上拉输出为12，驱动MOS管，MOS管导通，，由于栅极输入电流很小，基本上12经R1上拉电阻和栅极电阻进入地，电流很小。一般情况下，我们只需要考虑栅极输入电压就可以了。12可以使MOS管导通，MOS管上拉输出为0。
; w, @% E9 N; c! m& w8 ^当DSP输入脉冲为高电平时，TTL管导通，其基极和发射极压降为0.7，认为Vb=0.7，则  ,此时流过R1电流为，设为流入栅极的电流，，由于栅极电阻很高，认为流入栅极的电流很小忽略不计，所以，由管子的放大倍数设，那么，因，所以这时晶体管饱和，晶体管上拉输出约为0，MOS管截止，其上拉输出为50。对于TTL管，所以管子不会击穿。
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% n$ G7 h* I1 l4 开漏、开源、开集、开发四种电路拉电阻的要求& E9 _; i) f8 j, Y4 p
⑴对于选择晶体管外接上拉电阻时，注意管子的导通电流，上拉电阻不能太小，太小那么集电极发射极之间或者源极、漏极电流就会变大，导致管子过热击穿。选择时注意晶体管的各项参数。
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9 m, W  b  N) y* _⑵ 驱动能力和功耗之间的平衡选择。 无论对于MOS管电路，还是TTL电路，如果开漏或者开集输出作为下一级的输入，上拉电阻或下拉电阻一定要保证为下一级提供足够的驱动电流，但是电流值也不能太大，应该满足一定的范围，电流越小功耗越低，但同时也要注意驱动能力和功耗的恰当选择。$ W  [- a: o" y% d& x' q+ I
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) ^, `. S* k, P⑶在频率特性方面，如开漏电路上拉电阻为例，上拉电阻和管漏源级之间的电容和下级电路之间的输入电容会形成延迟，电阻越大，那么延迟也就越大。上拉电阻的设定应考虑电路在这方面的需求。下拉电阻也应该有类似的考虑。
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⑷有些引脚必须接拉电阻，一是为了提高驱动能力，提供适合的电平，提供电流的泄荷通道； 二是加拉电阻可以提高信号输入的噪声容限，以提高抗电磁干扰能力。蔡欣荣(西安交通大学计算机系统结构研究所）