关于DDR4的等长问题探讨

Jamie_he2015 · 发表于 2024-1-8 10:19

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各位大神们，请教一个问题: 对于DDR4的地址、控制、时钟信号这一组通常不能在同一层布线，在绕等长的时候要不要考虑不同层之间过孔长度差距，比如有部分在L3层，有部分走线在L5、L7层，从top层到L3、L5、L7的过孔高度肯定不一样，绕等长的时候要不要刻意去考虑这过孔的高度差距？

:lol

w_w · 发表于 2024-1-8 11:32

要考虑把Z轴等长打开

Getaway · 发表于 2024-1-8 10:49

打孔多对信号影响很大

EagleJi · 发表于 2024-1-8 16:35

考虑时间上等长，不要考虑长度上等长。

王师好男儿 · 发表于 2024-1-16 15:30

需要考虑，打开Z轴，设置好层叠后绕等长

Abel123 · 发表于 2024-3-5 21:43

等长的最终目的是等时，等长不一定等时。所以还是建议以最终的仿真结果为准

王师好男儿 · 发表于 2024-3-7 17:16

尽量考虑吧

SkyerD · 发表于 2024-4-17 23:59

打开Z 轴分析，信号在线和孔的传输速度是不一样如果精确点还是要仿一下

青虫 · 发表于 2024-5-7 15:44

需要考虑哦，都DDR4了

liangliang314 · 发表于 2024-6-8 20:54

要考虑过孔的长度，

echu · 发表于 2024-9-10 19:09

不同过孔的传输延迟有专门研究结果吗

七彩雨 · 发表于 2025-2-18 16:36

DDR4需要导入pin delay吗

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[Cadence Sigrity] 关于DDR4的等长问题探讨