请教关于DDR4绕等长问题

Jamie_he2015

各位大神们，请教一个问题: 对于DDR4的地址、控制、时钟信号这一组通常不能在同一层布线，在绕等长的时候要不要考虑不同层之间过孔长度差距，比如有部分在L3层，有部分走线在L5、L7层，从top层到L3、L5、L7的过孔高度肯定不一样，绕等长的时候要不要刻意去考虑这过孔的高度差距？

Dc2023060722a

地址和控制信号可以走不同层，速率高时记得打开规则管理器中的Z Axis Delay 项，该项勾上就加上了过孔延时。同时，由于信号在微带线和带状线中的传输速率不同，需要避免表层走线过长。在某些速率高，误差控制严格的场合，传输时延单位会采用ns，这样就避免了使用mil为单位时，同样长度下微带线和带状线的传输时间不一致的情况。

heyongqiang

叠层设好，z长度勾上

wolf343105

一般是可以忽略.

胡李尾巴

看速率吧，速率特别高的话，要求误差要小就得考虑上

EE_米饭吃的多

mark mark mark mark mark

ruqin606

过孔和 stub线带来的延时

xiaoxiaosky

同组信号尽量布线结构相同，数据在一层，地址和控制在一层，只要布线拓扑相同就可以忽略叠层和过孔带来的影响。

Abracadabra

顺便问下，地址线不在同一层有问题吗？实在走不出来。有些线临时打孔换层了

s1104361565

看你的DDR4的需要的速率高不高了，如果比较高的话还是要考虑进去的，不高的话可以忽略，问题不大。

Trunktren

要考虑，过孔延时比铜皮的延时大很多。必须把z勾上。

王小白

Dc2023060722a 发表于 2024-01-09 09:52:37
4 |6 m6 C$ w1 @% m" ?4 ~: C8 u% t地址和控制信号可以走不同层，速率高时记得打开规则管理器中的Z Axis Delay 项，该项勾上就加上了过孔延时。同时，由于信号在微带线和带状线中的传输速率不同，需要避免表层走线过长。在某些速率高，误差控制严格的场合，传输时延单位会采用ns，这样就避免了使用mil为单位时，同样长度下微带线和带状线的传输时间不一致的情况。

7 w1 o( J& n( }; A' N$ {& k: y' `Z忘记在哪里勾上了
8 E( R. U4 m& l# {) N
% Z3 Y" Q& d7 P; s% e% \

fu1835t

王小白 发表于 2024-1-12 20:32
Z忘记在哪里勾上了

2 [6 ]  {* @% a" G1 b! e9 rHere you are


* P9 }( ?  M2 M% \+ P" I

lc1234

( w4 b0 H8 e2 I; [地址和控制信号可以走不同层