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请教:Allegro可否在PCB中强制更改网络?谢谢!!!

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1#
发表于 2012-7-23 14:05 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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allegro可否在PCB中强制更改网络?比如重命名,删除,增加。谢谢!!!

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happyxiaoluohao + 5

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2#
发表于 2012-7-23 14:20 | 只看该作者
可以的。菜单logic下,有更改的菜单,然后需要再env环境设置中,打开可以修改逻辑网表的选项,就可以修改了。具体步骤按照操作提示吧。我机器里面没软件。

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eeicciee + 5 谢谢高手,我去试试先。

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3#
发表于 2012-7-23 14:26 | 只看该作者
shg_zhou 发表于 2012-7-23 14:20
  n! z- m& }9 J) S可以的。菜单logic下,有更改的菜单,然后需要再env环境设置中,打开可以修改逻辑网表的选项,就可以修改了 ...

6 W; D5 X. p* C4 W5 Y能说的详细点么,没看到什么提示~~呵呵~~

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4#
发表于 2012-7-23 14:33 | 只看该作者
在 user preference editor 里找到 logic 下 logic_edit_enable 修改

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5#
发表于 2012-7-23 14:34 | 只看该作者
菜单logic-net logic,点击之后,你可以看到一个提示,让你修改 environment中的参数 logic_edit_enabled 。打开菜单setup-user preferences  - logic  勾选 logic_edit_enabled 这个时候你就可以修改网络了。

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eeicciee + 5

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6#
 楼主| 发表于 2012-7-23 14:46 | 只看该作者
shg_zhou 发表于 2012-7-23 14:34 2 u5 x, A, V: w3 y2 [3 |* b8 m
菜单logic-net logic,点击之后,你可以看到一个提示,让你修改 environment中的参数 logic_edit_enabled 。 ...
# P  b% ?3 y3 M! C) _
谢谢,还真搞出来了。和PADS里的功能一样。
. W$ u1 C0 ^8 r  M还想请教。在Design compare里对比两个PCB的差异时,如何像PADS那样生成一个报表??. l6 M6 L9 k0 S/ X
谢谢!!!!!!!!!

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7#
 楼主| 发表于 2012-7-23 15:20 | 只看该作者
sky_pure 发表于 2012-7-23 14:33
# ]; T& v- z. W, T在 user preference editor 里找到 logic 下 logic_edit_enable 修改
; n1 h2 J6 E* M! M$ H
谢谢回复,搞定啦!!!!
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