Error: (vsim-3033)

泥土

大家好！有人知道这是什么问题吗？，我仿真PLL的时候编译通过啦，起动仿真的时候调用（ModelSim-Altera）错误提示如下：

- P: r! p0 \' z- e/ ~# Loading work.PLL_test
# ** Error: (vsim-3033) E:/FPGA/mypllexample/PLL/simulation/modelsim/PLL.vt(22): Instantiation of 'PLL' failed. The design unit was not found.
#         Region: /PLL_test
) k% ~2 |. r' A# `$ d#         Searched libraries:
#             d:\altera\11.1\modelsim_ae\altera\verilog\altera
$ r: x7 ~+ J. {! @- a- |#             d:\altera\11.1\modelsim_ae\altera\verilog\220model
#             d:\altera\11.1\modelsim_ae\altera\verilog\sgate
: U4 g, T" @* j; L8 u#             d:\altera\11.1\modelsim_ae\altera\verilog\altera_mf
#             d:\altera\11.1\modelsim_ae\altera\verilog\altera_lnsim
#             d:\altera\11.1\modelsim_ae\altera\verilog\cycloneii
#             E:\FPGA\mypllexample\PLL\simulation\modelsim\rtl_work
#             E:\FPGA\mypllexample\PLL\simulation\modelsim\rtl_work
#             E:\FPGA\mypllexample\PLL\simulation\modelsim\rtl_work
" N! o4 X9 C% n9 Y# Error loading design
# Error: Error loading design
#        Pausing macro execution
# MACRO ./PLL_run_msim_rtl_verilog.do PAUSED at line 12

泥土

首先自己要给力的顶

泥土

hehe 问题搞定啦，自己犯了低级错误，模块名调用错啦。。。

gn165625076

检查一下testbench吧

泥土

gn165625076 发表于 2012-7-28 15:50
+ z, C1 |0 M1 W% b检查一下testbench吧

hehe ,多谢关照，不过小弟已经搞定啦，在仿真理图的时候，在TestBench中调用模块的时候写的外部IO的端口名是错误的，后来改为模块的端口名就OK啦。