Error: (vsim-3033)

泥土

大家好！有人知道这是什么问题吗？，我仿真PLL的时候编译通过啦，起动仿真的时候调用（ModelSim-Altera）错误提示如下：

0 U' p8 K" ^7 q4 Q: L6 K. D# Loading work.PLL_test
$ V* g/ d7 y' a1 B# ** Error: (vsim-3033) E:/FPGA/mypllexample/PLL/simulation/modelsim/PLL.vt(22): Instantiation of 'PLL' failed. The design unit was not found.
1 M! B% M6 W( K; L#         Region: /PLL_test
% i# n' b0 z2 Z4 @0 t#         Searched libraries:
#             d:\altera\11.1\modelsim_ae\altera\verilog\altera
#             d:\altera\11.1\modelsim_ae\altera\verilog\220model
) E+ |5 c) {4 [' l& n) s#             d:\altera\11.1\modelsim_ae\altera\verilog\sgate
% J3 {" T, E; y* V* x3 d, W9 Y#             d:\altera\11.1\modelsim_ae\altera\verilog\altera_mf
% u! p7 F, S0 E+ f6 @( s, K#             d:\altera\11.1\modelsim_ae\altera\verilog\altera_lnsim
#             d:\altera\11.1\modelsim_ae\altera\verilog\cycloneii
& ?; x0 Y! ^& c' \#             E:\FPGA\mypllexample\PLL\simulation\modelsim\rtl_work
#             E:\FPGA\mypllexample\PLL\simulation\modelsim\rtl_work
: G; |' ~* n# y7 v#             E:\FPGA\mypllexample\PLL\simulation\modelsim\rtl_work
# Error loading design
2 `8 d. ~( z% ~7 K8 \5 _# Error: Error loading design
#        Pausing macro execution
# MACRO ./PLL_run_msim_rtl_verilog.do PAUSED at line 12

泥土

首先自己要给力的顶

泥土

hehe 问题搞定啦，自己犯了低级错误，模块名调用错啦。。。

gn165625076

检查一下testbench吧

泥土

gn165625076 发表于 2012-7-28 15:50
检查一下testbench吧

hehe ,多谢关照，不过小弟已经搞定啦，在仿真理图的时候，在TestBench中调用模块的时候写的外部IO的端口名是错误的，后来改为模块的端口名就OK啦。