Error: (vsim-3033)

泥土

大家好！有人知道这是什么问题吗？，我仿真PLL的时候编译通过啦，起动仿真的时候调用（ModelSim-Altera）错误提示如下：

/ ?3 ]; |1 B4 y0 t7 T# Loading work.PLL_test
# ** Error: (vsim-3033) E:/FPGA/mypllexample/PLL/simulation/modelsim/PLL.vt(22): Instantiation of 'PLL' failed. The design unit was not found.
: M! U5 U" i( P) }#         Region: /PLL_test
+ Y' {0 h; Y3 `5 A- {; E#         Searched libraries:
5 C/ I3 p$ C6 K#             d:\altera\11.1\modelsim_ae\altera\verilog\altera
#             d:\altera\11.1\modelsim_ae\altera\verilog\220model
; c: }7 k$ B) ]; w#             d:\altera\11.1\modelsim_ae\altera\verilog\sgate
#             d:\altera\11.1\modelsim_ae\altera\verilog\altera_mf
( t" e; i3 @0 C9 F2 W2 V1 `#             d:\altera\11.1\modelsim_ae\altera\verilog\altera_lnsim
#             d:\altera\11.1\modelsim_ae\altera\verilog\cycloneii
- y$ f! j$ @1 j3 O( o7 H. Q# H' @$ q#             E:\FPGA\mypllexample\PLL\simulation\modelsim\rtl_work
5 Y3 }7 w$ l& o$ e! Y#             E:\FPGA\mypllexample\PLL\simulation\modelsim\rtl_work
#             E:\FPGA\mypllexample\PLL\simulation\modelsim\rtl_work
$ s& u7 z5 G, I! m2 L* e. Q+ h# Error loading design
# Error: Error loading design
#        Pausing macro execution
# MACRO ./PLL_run_msim_rtl_verilog.do PAUSED at line 12

泥土

首先自己要给力的顶

泥土

hehe 问题搞定啦，自己犯了低级错误，模块名调用错啦。。。

gn165625076

检查一下testbench吧

泥土

gn165625076 发表于 2012-7-28 15:50
检查一下testbench吧

hehe ,多谢关照，不过小弟已经搞定啦，在仿真理图的时候，在TestBench中调用模块的时候写的外部IO的端口名是错误的，后来改为模块的端口名就OK啦。