为什么看到很多原厂的demo板很多都不用DDR4都等长了

wudipk2010

最近一些年用的AI芯片列如海思、爱芯之类的，我发现他们官方的demo板上的等长规则里都不设置ddr走线的等长了。demo板的ddr走线也是长短差别挺大的，我看到的差的多的有50mil以上了。还有就是T型拓扑之类的走线，过孔到两端芯片的那端走线长度也会差二三十mil了。
- [6 H' O4 _  M6 a想问一下现在的芯片都是内部做走线长度校准了吗？

黑皮橘子

首先明确等长的目的是“等时序”，也就是信号传播时间相等。基于此的推断：
8 N" q6 R4 ~' u7 r' ~, k% j8 b1.板材、内外层走线有影响，信号传播时间不一致。
0 Q4 M5 o% r( I2 i. O( v2.有的应用频率并不会太高，没必要做非常严格，时间裕量宽松。
1 `$ D- o) n, a; N3.ddr控制器高级， 比如FPGA控制时，IO是可以在一定范围内调整输入输出延迟，这样系统总体仍旧满足时序要求。
" w9 ?$ \7 `8 C- v2 e. c6 J6 X4.也许SI通过仿真计算，这种“ 不等长”布局恰好满足时序要求。
3 v& T6 Y- S3 W& N5 e5.DDR颗粒型号不同，ddr内部结构本身和常规不太一样，某些信号的到达时间就是较长或较快。

fxz

个人理解，等长的目的是等时，就是信号从CPU到DDR用的时间要尽可能相等。FR4板材构建的PCB上，信号速率大致为6mil/ps，以RK3568的原厂demo采用的DDR4颗粒（三星的K4A8G165WB）为例，clk的抖动都是几十个ps，控制与地址命令的建立都要上百ps，折算成PCB上的路径长度都是几百mil，所以在PCB上控过于严格的等长（例如±5mil）其实是没有必要的。

悬崖孤鸠

关注一下，我这ddr4严格等长，控制在5mil，但是受限于面积，绕线很难受，最终频率也没稳定跑上去。如果不用严格绕线确实是好事！

港湾ROY

我也看到有些demo板ddr不需要等长了。

双喜临门

有可能是按照延时做的等长，走线在表层和内层的延时不一样，通过表格去做的时序，更准确一些，规则管理器很难实现

lct李春桃90

有可能是按照延时做的等长，走线在表层和内层的延时不一样，通过表格去做的时序，更准确一些，规则管理器很难实现

lrene12

可以截个图 吗？ 用表格怎么导入到软件中去控制可以详说一下吗

tencome

好像是DDR4 还是控制器可以支持 Write Leveling？？？  对等长要求没有以前那么高了。

aesther1

DDR控制器更智能了

Feng11

:):):):)

Dc2023081468a

昨天下午也正好有此疑问，有些DEMO PCB DDR4等长规则都没有设置，而且数据线走线也没有按同组同层走线。

回忆是老fsaer

pin delay的芯片看似没有等长吧！

Lora

有同样的疑问，关注下

EDA520

芯片引脚 pin delay，via  Z-axis  delay???

Jamie_he2015

:lol我也发现了，有些消费类板子按照实际规规范来处理，根本走不通啊:lol

Hua007

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