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如今,双倍数据速率(DDR)同步动态随机存取存储器(SDRAM 或直接称为 DRAM)技术已成为几乎所有从高性能企业数据中心到注重功耗/面积的移动应用中的普遍的存储器。 - e+ T c0 j) D7 n
1 V ]7 d9 X4 o! t6 ]/ G这一切都要归功于 DDR 的高密度特性,其采用了电容器作为存储元件的简单架构具有高性能、低延迟、高访问寿命以及低功耗等特点。 + _5 Q4 ~( S: k9 Z1 a, {
JEDEC(固态技术协会)定义中开发了三种 DDR 标准:标准DDR、移动 DDR 和图形 DDR,来帮助设计人员满足对内存的要求。JEDEC 目前在 DDR 类别中的最新一代是DDR5。根据维基百科消息显示:截至 2019 年 9 月,此类产品的标准,仍在等待JEDEC确定,预计在 2020 年发布。 5 f3 { M$ K/ ?2 O' ?: Q* H) H
DDR5 将以较之 DDR4 更低的 I/O 电压 (1.1V) 和更高的密度(基于 16Gb DRAM 晶粒)支持更高的数据速率(高达 6400 Mb/s)。DDR5 DRAM 和双列直插式存储模块 (DIMM) 有望于今年投放市场。 ) o6 z2 _/ d3 v/ X
本文概述了 DDR5 DRAM 的几个主要功能,设计人员可以将其部署在服务器、云计算、网络、笔记本电脑、台式机和消费类应用等类型的片上系统 (SoC) 中。
, ^* V9 N. W. z6 P6 Y什么是标准 DDR? * K* { e: @! p( n# U
具备高密度和高性能的标准 DDR DRAM 有各种型号和外形尺寸,支持 4 (x4) 或 8 (x8) 或 16 (x16) 位的数据宽度。终端应用可以将这些存储器用作分立式 DRAM 或 DIMM。
6 W l. R9 G& A, B' f7 WDIMM 是一款带有多个 DRAM 芯片的印刷电路板 (PCB) 模块,支持 64 或 72 位数据宽度。72 位 DIMM 称为纠错码 (ECC) DIMM,除支持 64 位数据外,还支持 8 位 ECC。
+ Y$ l1 ?- [& k8 Z) d$ c$ c0 T: j服务器、云和数据中心应用通常使用基于 4 个 DRAM 的 72 个 ECC DIMM,在获得更高密度的 DIMM 的同时还可支持更高的 RAS(可靠性、可用性、可维护性)功能。除此之外,这样的ECC DIMM还能缩短此类应用在存储器发生故障时的停机时间。
# o. N0 ^4 |, o9 S: `. [对比其他 8 bit 和 16 bit DRAM 的 DIMM 来说,这种方案价格较为便宜,所以此类产品被广泛用于台式机和笔记本电脑中。与此同时,还可以将这些存储器当作分立式 DRAM 来使用。因此,与其他 DDR 类别方案相比时,标准 DDR 通道宽度的灵活性就是其最大的优势。 + g' _" ~8 Y' L- n0 X2 i% e; E" [7 J
DDR5 究竟有什么魅力?
) \2 w. y. J- t0 M8 W7 `. n5 N; j与 DDR4 相比,DDR5 新增特征包括:突发长度增加到16拍,其出色的刷新/预充电方案可实现更高的性能,可提高通道利用率的双通道 DIMM 架构,可在DDR5 DIMM 上集成稳压器,可增加的存储区分组,以及可命令/地址片内端接电阻 (ODT)等多种优势。表1将 DDR5 和 DDR4 DRAM/DIMM 的功能进行了对比。 表1:DDR5 对比 DDR4 DRAM/DIMM
8 B. E0 U$ i6 W1 T; E, { r* ^除性能更强之外,DDR5 还引入多种 RAS 功能,以保持通道提速后的稳定性。这些 DDR5 通道稳定性的功能包括:占空比调节器 (DCA)、片上 ECC、DRAM 接收 I/O 均衡、RD 和 WR 数据的循环冗余校验 (CRC) 以及内部 DQS 延迟监控。以下是对这些功能的详细说明: . ?' Q7 }) O5 y" ?: I
1. 用于补偿占空比失真的占空比调节器 (DCA)
. a4 E& w+ d/ s占空比调节器支持主机通过调节 DRAM 内部的占空比来补偿所有 DQS(数据选通)/DQ(数据)引脚上的占空比失真。因此,DCA 功能巩固了读取数据的稳定性。 & t0 P; s- ]/ @) T% g$ K* f; m
2. 强化 RAS 的片上 ECC
5 l& [6 t; {# xDDR5 DRAM 为每 128 位数据设置 8 位的 ECC 存储空间,使得片上 ECC 具有强大的 RAS 功能,可以保护存储器阵列免受单个数位错误的影响。 % M+ m% S: e6 h2 U6 f9 Z8 ^8 E
3. DRAM 获得 DQ 均衡以增加裕量
9 U2 ~* [+ M0 L9 U* v/ x, W0 kDDR5 DRAM 和 LPDDR5 DRAM 一样,也支持 WR 数据均衡。该功能在 DRAM 端为 WR DQ 打开了新的局面,不仅可以保护通道免受符号间干扰 (ISI) 的影响,增加裕量,还可实现更高的数据速率。
) \/ g. @' k+ y+ `4. RD/WR 数据的循环冗余校验 (CRC)
2 A9 t$ p% f; `1 EDDR4 仅支持写数据使用的 CRC,而 DDR5 将 CRC 的适用范围扩展到读数据,从而提供额外保护,避免通道出错。 ! E; z: F0 F$ n! {! L, c' a
5. 内部 DQS 延迟监控 0 q$ v* w) n5 e8 C9 j% e0 o
内部 DQS 延迟监控机制支持主机调整 DRAM 延迟来补偿电压和温度变化。以 DDR5 速度运行的主机可以使用此功能定期重新训练通道,补偿 DRAM 中延迟引起的 VT 变化。
8 S2 J8 K- a6 @. j* _' a5 S总结
; C0 U6 Z( q: P# R$ f' r为满足目标应用的要求,设计人员在为自己的设计选择最佳片外存储器技术时DDR 已成为了必选技术方案之一。从最早的400 Mbps 的 DDR 发展到了当今的 6400 Mbps 的 DDR5,每一代 DDR 的数据速率都翻倍增长。 2 i" n- }, n& t$ M5 b6 Q
随着内核数量的增加,DDR5 提供了更高的密度(包括双通道 DIMM 拓扑),从而保证通道效率和其性能,这些优势对于适合服务器、云计算、网络、笔记本电脑、台式机和消费类等应用的 SoC 最为重要。无论设计人员选择哪种 DDR DRAM 技术,都必须在 SoC 中部署兼容的接口 IP 解决方案,以实现与 DRAM 之间的必要连接。 . Y. M, L' `9 I. L. V: N' k
新思科技提供了经过硅验证的 DDR 存储器接口 IP 产品组合,可实现 DDR5/4/3/2、LPDDR5/4/4X/3/2,以及 HBM/HBM2E DRAM 和 DIMM。DesignWare® DDR IP 全套解决方案还包括了控制器、先进的 FinFET 工艺中的集成硬宏 PHY,以及验证 IP。 1 M1 M* b2 u: E2 r- B: h
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