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求评PCB布局走线问题

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 楼主| 发表于 2024-12-28 10:48 | 显示全部楼层 |阅读模式

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本帖最后由 JUZHOU 于 2024-12-28 11:06 编辑
8 h. r) U( k2 r' b# r9 r8 N1 F* H4 m7 k& E; y
C:\Users\Liao\Desktop第一次画板子不知道这样子的布局和走线是否合适,希望各位大佬指点指点,
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設計問題: QT1 和 QT2 包裝太小, 電流瓦特數不足. 前後端電容太小.  发表于 2024-12-28 11:50
0分, 主要問題U1腳位錯誤(電路動不了,6~10腳反了.), 次要U1大電流線路未加粗, 偵測電流線路未獨立, 線路電流走向不佳, 殘銅未處理.  发表于 2024-12-28 11:29
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    2025-1-23 15:05
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    [LV.4]偶尔看看III

    发表于 2024-12-28 11:45 | 显示全部楼层
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    U1腳位錯誤(電路動不了,6~10腳反了.)% }$ V! O4 M  G3 [9 p

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     楼主| 发表于 2024-12-28 13:43 | 显示全部楼层
    好的  感谢指点 但是有一个点还没理解  就是侦测电流线路未独立是什么意思  n* v: q+ }3 T% `: Q. @4 p" Q

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     楼主| 发表于 2024-12-28 14:05 | 显示全部楼层
    还有一个点,对于所提到的点后端电容太小  针对的是电容封装太小还是总容值不足,对于封装问题,不太理解这对于电路的危害与影响,如果是容值问题,我不太清楚改如何正确配置所需要的电容。我的设计中采取的是12V输入电源以及最大1.5A充电电流,参照规格书,我以为所采用的电容配置已经足够
    & L# \0 B8 U5 n/ R; W9 X9 n0 S: I7 q- Q# T; F" `) O7 A+ V

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    100nF只要一個, 其他的最好是電解電容去並, 或10uF去並.  发表于 2024-12-28 18:30
    这个时最新的布局 对于QT1 QT2封装问题暂时还没选用合适的 所以暂时用SOT-23  详情 回复 发表于 2024-12-28 15:57

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     楼主| 发表于 2024-12-28 15:57 | 显示全部楼层
    JUZHOU 发表于 2024-12-28 14:05
    % K& N7 O5 M9 a0 l' l还有一个点,对于所提到的点后端电容太小  针对的是电容封装太小还是总容值不足,对于封装问题,不太理解这 ...
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    这个时最新的布局  对于QT1 QT2封装问题暂时还没选用合适的 所以暂时用SOT-23* ^2 {$ x- F& j( d

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    第二次布局走线  详情 回复 发表于 2024-12-28 18:04

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     楼主| 发表于 2024-12-28 18:04 | 显示全部楼层
    JUZHOU 发表于 2024-12-28 15:57  y# @2 C4 P; s
    这个时最新的布局  对于QT1 QT2封装问题暂时还没选用合适的 所以暂时用SOT-23

    8 S- U) `: Q) h! T第二次布局走线
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    支持!: 5.0
    看见了已修改 还有我看见芯片手册中关于PCB布局的描述中有说到 “CN3762的GND管脚和COM管脚的回路补偿元件的接地端要单独接到系统地,这样可以避免开关噪声 影响回路的稳定性”,这个单独接地 是和别的器件不共  详情 回复 发表于 2024-12-30 14:27
    斷線了.  发表于 2024-12-30 12:01
    支持!: 5
      发表于 2024-12-30 08:40
    看見你斷線了嗎??  发表于 2024-12-28 18:32
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    [LV.4]偶尔看看III

    发表于 2024-12-30 11:42 | 显示全部楼层
    两个灯不能交换一下吗?反馈线不用拉那么远吧

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    重點是下方斷線了.  发表于 2024-12-30 12:02
    灯?? 電解電容拉, 高手是統一極性方向的.  发表于 2024-12-30 12:00

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    发表于 2024-12-30 13:52 | 显示全部楼层
    为什么不把电感放另一边呢?PIN7 PIN8 短而粗,输出电容一点到PIN2 GND,R5 R6到FB要短,PIN10到QT2尽量短

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    D3,R7,C11, 要在U1和L1中間, 電路圖都畫出來了, 是抵消L1推動的雜訊, 也是最重要要處理的雜訊.  发表于 2024-12-31 12:25
    因为我不确定电感放在不同层会不会有不良影响所以一开始就没考虑放在底层,至于R5 R6重新布置过,距离FB尽量短,但是这里我有个疑问,为什么R5 R6要距离FB尽量短,规格书中也没有特别的说明,所以这个地方有点疑惑  详情 回复 发表于 2024-12-30 15:37

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     楼主| 发表于 2024-12-30 14:27 | 显示全部楼层
    JUZHOU 发表于 2024-12-28 18:04/ E, I1 a! i& R
    第二次布局走线

    3 @: k3 |. d4 ?9 Y: d$ X% F5 v看见了已修改  还有我看见芯片手册中关于PCB布局的描述中有说到   “CN3762的GND管脚和COM管脚的回路补偿元件的接地端要单独接到系统地,这样可以避免开关噪声
    : [/ h6 v5 a9 j+ U4 o3 c影响回路的稳定性”,这个单独接地 是和别的器件不共用一个地,另外分配一个参考地的意思吗??$ _# F- u! ^+ v" M

    6 ?) O0 z! L+ w/ f5 z* ^
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     楼主| 发表于 2024-12-30 15:37 | 显示全部楼层
    304495297 发表于 2024-12-30 13:525 ?; S. n' c* }2 L6 y) ?8 }/ @. H: |
    为什么不把电感放另一边呢?PIN7 PIN8 短而粗,输出电容一点到PIN2 GND,R5 R6到FB要短,PIN10到QT2尽量短
    : f; D4 G) t! o3 m) ^$ v6 k
    因为我不确定电感放在不同层会不会有不良影响所以一开始就没考虑放在底层,至于R5  R6重新布置过,距离FB尽量短,但是这里我有个疑问,为什么R5  R6要距离FB尽量短,规格书中也没有特别的说明,所以这个地方有点疑惑。PIN10和QT2也是走线尽量短了。关于输出电容点到PIN2、GND,是不是需要重新分配一个GND标识符,不然我用的铺铜不就会覆盖这一段GND连线吗?1 N7 N& j3 W3 ~# j
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    而且FB接電源端不需要獨立.  发表于 2024-12-31 22:57
    FB短?? FB沒這要求, 也不會因它放大波形, 只取它的參考電壓而已. 所以它也沒放0.1uF或其他電容去濾波.  发表于 2024-12-31 22:56
    FB短抗干扰好,同理小信号类,高阻类 高阻输入类,尽量原理远离大电流,大动态,强信号强干扰类。比如你这个CSP就是算。多做就渐渐会严谨,我已经不干电子了,买菜老一个。偶然怀旧来看看,多请教您的同行,这里务实  详情 回复 发表于 2024-12-30 21:22

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    发表于 2024-12-30 21:22 | 显示全部楼层
    JUZHOU 发表于 2024-12-30 15:37
    6 \( J/ s" w+ d. n8 ~因为我不确定电感放在不同层会不会有不良影响所以一开始就没考虑放在底层,至于R5  R6重新布置过,距离FB ...

    ) C# c& U+ [( H2 \$ RFB短抗干扰好,同理小信号类,高阻类 高阻输入类,尽量原理远离大电流,大动态,强信号强干扰类。比如你这个CSP就是算。多做就渐渐会严谨,我已经不干电子了,买菜老一个。偶然怀旧来看看,多请教您的同行,这里务实的高手好多的7 p# i6 C* E% F- I7 J, J

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    FB短抗干扰?? 並不是, 是主電流走向要短, FB只是一回授電壓.  发表于 2024-12-31 12:20
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    [LV.4]偶尔看看III

    发表于 2025-1-2 02:49 | 显示全部楼层
    電感在背面, 考慮成本和電路干擾, 這是不智的選擇.
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    开心
    2025-1-8 15:38
  • 签到天数: 10 天

    [LV.3]偶尔看看II

    发表于 2025-1-2 17:28 | 显示全部楼层
    反馈信号到芯片端要尽量短一点,防止被干扰到。
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