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求助关于cadence封装的问题

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1#
发表于 2012-10-3 21:48 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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请教各位大虾一个问题:
4 Q1 G/ u% P' q) p2 S' m7 j- } 菜鸟我以前是用altium Designer 6.9排板,最近才可是用cadence16.3,在电路里面用到了LT1764-3.3,相信大家都很熟悉,它的封装是TO-220,如图;7 ]/ _: c3 X. G8 Z( j5 c  k
4 L) P1 c* v; {6 U) b; R

; @1 s8 R( c# f' P' \" x3 Q
- x2 H* ^+ g# ~" G7 q+ L' b, t; M9 x) ], W; H) }( ^$ `% p
/ J7 n1 b1 s  _6 u8 S  i
( s( d2 t/ O9 e
我是使用LP Wizard 10.4生成的封装,按软件提示和器件的尺寸, 生成如下封装:
7 v+ S: L/ `: B: h$ ?5 _1 r" C7 ~+ H1 L* b  b
: ?0 k& q5 m# K9 w
( ~5 |* s; ~# T$ f- o. \* w& f* {5 }* U
感觉没有什么问题,可是在PCB Editor里面导入网表的时候,软件提示如下错误:
( v) W' E' d! f$ w# yERROR(SPMHNI-196): Symbol 'TO-220' for device 'LT1764A_TO-220_LT1764A' has extra pin '6'.& x9 ]/ L9 D) w) \; ^* i" |+ ~
" F8 W# b% n& o4 I
意思好像是说我生成的封装有额外的引脚6,菜鸟我搞不懂为什么会有这样的提示?各位大虾肯定也用过这种封装的器件,你们是怎么生成的?% Q( U! l0 e( o/ L

1.JPG (194.58 KB, 下载次数: 2)

1.JPG

未命名.JPG (199.67 KB, 下载次数: 3)

未命名.JPG

该用户从未签到

2#
发表于 2012-10-9 17:45 | 只看该作者
cadence 要求原理图封装和PCB封装引脚数量一致, 你应该修改原理图封装, 做成6个引脚,然后再倒入就没有问题了。
5 R9 b3 e5 |* l" e% \: t* K

该用户从未签到

3#
发表于 2012-10-10 00:12 | 只看该作者
那个散热焊盘也是一个脚,你的封装有几个脚,原理图就必须有几个脚,不然就加NC属性
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