请教PCB CO-LAYOUT的问题

张小明1

如题，原理图上一般都有标注指定器件要CO-LAYOUT，一般在PCB布局时会根据标识来摆放。
但是当CO-LAYOUT过多时容易疏忽，将CO-LAYOUT搞错。
3 d+ F( D! R0 o2 N0 z请教大家是怎么批量检查 指定器件是否正确 CO-LAYOUT，避免CO-LAYOUT错器件？
5 h+ j- ^; L4 V

yamazakiryuji

layout这边，一开始布局的时候就叠在一起，后续就不会分开了。
1 O% K, P4 B$ V做完后让硬件给确认一下布局，不然就等着。

athena_lu

一般不会很多。你看到脚位数和信号一样的，就叠到起

Vegeta

让硬件提供设计指导文件，文件里面明确标注哪些有co-layout要求，PCB照着设计指导设计，不背锅。

yu3436

CO-LAYOUT。。。。。。。

张小明1

Vegeta 发表于 2025-9-18 16:04
* v/ ^" E" {4 e; e( B, |; D让硬件提供设计指导文件，文件里面明确标注哪些有co-layout要求，PCB照着设计指导设计，不背锅。

一般是有的，数量较多的话感觉逐个检查也挺费时的
* D+ w" y2 e$ _# B' R/ G+ y

张小明1

athena_lu 发表于 2025-9-18 15:19
& U% g3 n# }3 _$ z一般不会很多。你看到脚位数和信号一样的，就叠到起

布局的时候会看着yuan来摆，但是也有漏的情况发生

w_w

弱弱的问一句，CO-LAYOUT是啥意思

Dcpc086397900

w_w 发表于 2025-9-19 20:30
弱弱的问一句，CO-LAYOUT是啥意思

* L8 B- Z; a% ?  ~7 g5 j就是两个器件，设计的时候在一起，生成的时候，只用一个。

chloeyee

布局时会参考原理图，如果数量过多且类型不一，可以使用规则设置或者skill实现，设计完成后交由硬件工程师检查。

张小明1

chloeyee 发表于 2025-9-22 09:15
布局时会参考原理图，如果数量过多且类型不一，可以使用规则设置或者skill实现，设计完成后交由硬件工程师 ...

3 X8 s7 k& Y* V请教具体的约束要怎么来管理呢？还有有类似的skill吗貌似没见到过

yu3436

CO-LAYOUT的问题

WLLL

一般布局的时候，共lay的摆放好就锁定啊，避免后续移动了，若后面有修改再解锁一起修改啊
8 O1 g; w. W/ m3 U0 A. E

pcb设计worker

一般俩器件连相同网络，其中有0欧姆电阻的，一般可能就就是colayout

Dcpc103055205

这个问题切中了 PCB 布局后期检查的痛点，批量避免 CO-LAYOUT 错误的核心是建立 “规则预设 - 工具检查 - 人工复核” 的流程，而非单纯依赖人工记忆。