把VIA放在pin下面，就会报错

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为什么我把VIA放在pin下面，就会报错呢？怎么解决啊？
- p; ?) @8 {& F  Y# m
. t+ q9 U- v) o4 S! b% YVIA上的Pin比较大

[ 本帖最后由 51video 于 2008-7-23 17:05 编辑 ]

deargds

先查一下DRC的属性。看是哪个CONSTRAINT的问题。有使用盲孔吗？

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没有使用盲孔啊
; X1 ^+ o' E% p3 U9 t! g
5 z( w. |+ p) U/ i! i# Z[ 本帖最后由 51video 于 2008-7-23 21:20 编辑 ]

轩辕浪

51video

还是不行噢！

4 i% ^$ G+ m* F% N, uLISTING: 1 element(s)
           < DRC ERROR >           
  Class:           DRC ERROR CLASS
* i3 t2 `6 h! r. k" u+ @. {  Subclass:        TOP
  Origin xy:       (1550.00 1450.00)
6 V/ E& @5 s- P& \" ~  Constraint:      Pad/Pad Direct Connect
  Constraint Set:  DEFAULT
, j/ r" L7 I/ l  Constraint Type: PHYSICAL CONSTRAINTS
  Constraint value: NOT_ALLOWED
# f  a! M+ e9 \$ [, {. }3 L  Actual value:     VIAS_PINS_ONLY
8 ^: K: q# h  `4 [  - - - - - - - - - - - - - - - - - - - -
  Element type:    SYMBOL PIN
8 T6 P1 K' N, u  Class:           PIN
/ a- P. ~, B$ L0 N: [2 \  PIN:          U15.49
% q, P8 w- E! M6 ]  pinuse:       GROUND
3 D+ f" v+ N/ g6 z: c0 \  location-xy:  (1578.90 1460.78)
  part of net name:  GND
8 S. r' t7 m  R4 g/ k! _
2 X  F) A6 r$ N9 i  - - - - - - - - - - - - - - - - - - - -
) Q8 d$ ?8 [% d' M4 Z5 M9 s  g  Element type:    VIA
  Class:           VIA CLASS
6 }$ a( f* t* W, @  origin-xy:    (1550.00 1450.00)
  part of net name:  GND
  Connected lines:    1 ( BOTTOM )
  Connected pins:     1
  Connected shapes:   2 ( GND02 GND06 )
0 U+ X/ k* e3 W7 i3 K  z  padstack name:   VIA10-GEN
  padstack defined from TOP to BOTTOM
; h/ X9 h: t: Y# P3 Y, @  rotation:  0.000  degrees
  via is not mirrored
  - - - - - - - - - - - - - - - - - - - -

dingtianlidi

1 r) S( z( Y" _+ c/ T+ \  S6 r: {, o看是不是这里的问题
; i3 j5 n9 z( o) L把Same net drc这个选项选取择off
试试

ade-0902

原帖由 dingtianlidi 于 2008-7-24 11:57 发表
8 c: D2 f* o7 C9635
看是不是这里的问题
把Same net drc这个选项选取择off
- {6 L. ?- j5 l3 d2 a4 }+ |试试

有點懷疑你的權威啊﹐
解決此問題﹕  1.首先看drc報告﹕
$ W2 J* L9 ?, u, p. T7 ^  xConstraint:      Pad/Pad Direct Connect
Constraint Set:   DEFAULT
8 e: E1 @' k& I9 R, m$ qConstraint Type: PHYSICAL CONSTRAINTS      
  a' P$ U/ g5 f, X, F由此三項我們就應該知道你放的VIA在PIN上違背了physical line/via rule中 DEFAULT中的Pad/Pad Direct Connect 的規則.也就是如果要在pin 上放via的話﹐需修改與此相關的規則。
2.再看出
  Constraint value: NOT_ALLOWED
: N. |1 |2 L. g( M: U# C3 M. N  Actual value:     VIAS_PINS_ONLY
就應該知道是規則里Pad/Pad Direct Connect設置為了NOT_ALLOWED﹐而你卻要在pin上放via,所以應該把此項NOT_ALLOWED改為pin/via allowed或all allowed

: P( F* D5 x- ]+ a( J

補充一點﹕希望各位以此來學會看report

; _# H- p0 G1 L: N$ q( `[ 本帖最后由 ade-0902 于 2008-7-24 14:02 编辑 ]

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楼上正解，希望各位会看、看好report

adwordslai

如果是同一颗零件上的可以不管它，很多时候drc是没办法完全消除的

ade-0902

對于樓上的說法﹐不敢苟同!
DRC錯誤﹐就是你在layout時做了違背規則（當然由你設定﹐或默認--(但可修改））﹐只要你去修改﹐相信drc一定可消除﹗
* V4 F; X+ L: T* E! H4 Y當然﹐為了省時省力有些DRC就不必管它------因為自己的板子知道那些DRC根本就不必管﹕如壘放在一起但只有用其中一個的兩元件
（一大一小﹐功能相同）會報元件太近的drc。但此錯誤應該知道﹐但沒必要去消除此drc.

zfqyww

楼住说的是散热盘,当然会报错,不要理会!

caobolxq

不错   谢谢楼主