2012年IPC第一届PCB设计大赛（中国区）作品点评

circle · 发表于 2012-12-25 11:22

routon 发表于 2012-12-19 16:34
/ u7 V6 ~$ J" V/ J, @请教楼主，冠军的四片ddr数据线基本等长，但最后一片地址线和数据线长度差很远。而亚军的四片ddr数据线长度 ...

我不是LZ，不过我也可以给你小小建议{:soso_e106:}
我知道的intel 的cedarview系列的是这样子的，所有的data strobe线匹配的是菊花链的第一片颗粒的clk长度，与它本身颗粒的地址线控制线没什么关系，它的控制线地址线是跟clk线匹配，而他们又是一样的拓扑走过来的，长度相差不大，所以只要把第一个颗粒的长度绕好，后面颗粒的地址线控制线几乎就不用绕了。
其他系列的芯片我就不是太清楚了{:soso_e134:} 那些理论知识，时序啥的我是小白

ggbingjie · 发表于 2012-12-25 13:50

跨分割不跨分割不是只要有一个完整的参考平面不就行了吗？假如我第6层是重要信号，第5层是地平面，第7层是电源，我是不是第7层分割电源跨分割没有问题呢？听楼主的意思是第7层也不能跨分割，是不是这样呢？

ggbingjie · 发表于 2012-12-26 11:00

ggbingjie 发表于 2012-12-25 13:50 - x6 e( M. x0 j/ d7 t
跨分割不跨分割不是只要有一个完整的参考平面不就行了吗？假如我第6层是重要信号，第5层是地平面，第7层是电 ...

那要是我的重要信号没有做阻抗控制但是是重要信号是不是就意味着可以跨分割了呢？

eeicciee · 发表于 2012-12-26 12:17

routon 发表于 2012-12-19 16:34
. S+ F2 G7 v0 w' o请教楼主，冠军的四片ddr数据线基本等长，但最后一片地址线和数据线长度差很远。而亚军的四片ddr数据线长度 ...

个人看法：
冠军的四片ddr数据线基本等长，但最后一片地址线和数据线长度差很远。
DDR3在地址和数据之间的读写要有一段时间，最后一片地址线和数据线长度在这个范围内的话应该没有问题。
亚军的四片ddr数据线长度不一，但基本上每片的数据线和地址线能做到等长。
这种地址和数据之间的时序没有问题，但是最后一片数据线太长，对信号不好。
各有各的好，各有各的不足。

katherine_he · 发表于 2012-12-26 17:59

学习了

buton · 发表于 2012-12-27 13:55

不错，占个位

冰妖石 · 发表于 2012-12-27 17:59

这比赛关键是速度，在这么短的时间内完成这么多工作量，就已经很了不起了，所以这个是大家应该真正好好学习的地方，至于说有这样那样的问题，只能说是美中不足了。学习了，有空我也试试能不能在这么短的时间内做到什么程度。

冰妖石 · 发表于 2012-12-27 18:03

冠军的速度真的很快，如果不费时间去调什么所有数据线都一样长估计可以做得很完美。兄弟可能是DDR3做得不多吧，这数据线完全没有必要全部走线一样长。

linshiyu · 发表于 2012-12-31 17:48

太强了。我得好好努力了

tuzhiquan · 发表于 2013-1-5 12:08

在水一方@羽球 · 发表于 2013-1-6 09:51

我怎么找不到PCB文件的？有谁能帮我发一个吗？谢谢了739537967@qq.com

ggbingjie · 发表于 2013-1-7 11:26

ggbingjie 发表于 2012-12-26 11:00
& L6 m% {) f% Y那要是我的重要信号没有做阻抗控制但是是重要信号是不是就意味着可以跨分割了呢？

哦，明白了，谢谢！

jiaoweiyong · 发表于 2013-1-7 22:05

IPC的高手们,留下QQ号和QQ群方便大家交流! 我的QQ是191890045

binxw38 · 发表于 2013-1-14 14:17

我想问一下，冠军作品的内存走线大致都是一样的，有什么方法可以设置么？还是简单的复制粘贴再改网络名呢？请高手指点一下在allegro里面是如何操作，使这些内存里的走线都是一样的。

binxw38 · 发表于 2013-1-14 14:20

像图中这几片内存的走线都是一致的，请问这个在allegro中时如何操作的呢？

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