2012年IPC第一届PCB设计大赛（中国区）作品点评

pcb

" o5 j6 w5 h5 ^0 o' N+ K
* n7 n' p9 }3 N6 z! W& Z---------只代表个人意见

' ]. V. U+ W) T2 i9 h先来看下冠军的作品
1.光绘设置好，看图自然就方便多了，我们选ART03(黄色)看地址的走线，拓朴结构走得蛮顺，上面DDR颗粒之间绕线很少，且误差都在+/-30MIL内。还有一组DDR3数据线(红色)能做到同组同层，看此层线间距很均匀等长也很美观。空的地方都铺上了地铜与POWR04的电源耦合非常合理。

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routon

请教楼主，冠军的四片ddr数据线基本等长，但最后一片地址线和数据线长度差很远。而亚军的四片ddr数据线长度不一，但基本上每片的数据线和地址线能做到等长，请问首选哪种布局呢？

yujishen1211

谢谢喽住指点哈，第三个是我画的稍加说明下吧当初设计的部分想法吧。
! L; {" L! c" \# M* b1 [1.我们开L3层来看。地址线(黄色)走线很靠板边，红色和紫色DDR3的三组数据线走得有长有短，明显是空间太紧张。现在接通已经是很不错了，等长应该是没有空间做了。季军此布局欠考虑，是影响布线的关键。
+ I6 Q  D/ C- }- RDDR3只需要单片等长，单片读取，所以片与片之间无需等长，只需要组内等长即可，所以此次等长没有空间问题。
3、我们接着看BOTTOM层。地址线(黄色)在背面这么多小滤波电容的情况下真是太难走了,最左边RST/OTD两根地址线已经不是走菊花链,已违背DDR3的设计要求。
复位这类是可以不遵循拓扑，不绕等长，lz可以详细阅读手册。
: }* B; n# m- ~( o, s: C6 m3 i& `) M; A4、我们接着看TOP层。有一根黄色CSN0在其它层没法接，就在此层绕来接通。红色的DDR3数据线也是参差不齐的换层。还有TC3216钽电容摆在CPU上部没有多大意义。、
虽然实际用用，ddr3接口的1.5v电压只会存在于下半部，但是仅以此次参赛板设计考虑，电容分部摆放可以保证整版电源的质量。
' n6 W) H$ V9 m+ a" k$ _+ `: O5.再来看电源部分。12V电源输入到MOS管处只有12MIL线宽，输出也是一样过细。1.5V经过电感到电容再给DDR3供电太远了。与亚军的相比布局正好是倒过来了。
9 m* Y9 F5 c$ `/ C/ ~$ z我也看了冠军亚军对于mos管的处理，当初想全包的，但是全包会致使机贴出现虚焊等不良状态。况且转换计算后，现宽肯定是满足供电要求的。
! H6 z* q% M! c6 j' D
" t& q3 [" ^2 [5 v0 P
: c% L# n* g* o1 o! h1 G; d  z至于最后ref确实是一大败笔，因为时间上不够，草草联通而已。
4 i( U2 w* O6 ~0 Y% Z
! b3 E) I/ [/ ^
lz水平还是相当高的，希望以后向楼主多多学习，此处留下qq：496710433，以后多多交流。

lht-tz

yujishen1211 发表于 2012-12-19 12:04
谢谢喽住指点哈，第三个是我画的稍加说明下吧当初设计的部分想法吧。
1.我们开L3层来看。地址线(黄色)走线 ...

你好！请假2个问题
  F; }6 B  G$ F        “DDR3只需要单片等长，单片读取，所以片与片之间无需等长，只需要组内等长即可”这里指的是MCU与RAM_A、RAM_B、RAM_C、RAM_D之中的一片等长？如MCU与RAM_A等长即可？ RAM_B、C、D之间对称互联即可？（有没有相关资料分享一下下嘻嘻）
) f% l& e2 h4 t. u2 H9 D- C还有数据线呢？JIMMY是把4个RAM都统一一个长度的？有必要吗。（有条件那是必须的）

tzljbj

点评的很犀利，我想问一下第一名的铺铜避开电感下方，这么做对EMI是否有作用？亚军，季军都没做这个。。！

shark4685

支持楼主犀利的点评！

风刃

楼主很专业，也是个高手。

cxt668

看起来画的不错

dzkcool

名次之争没什么意义，重在参与，在此加上我的几点小意见，对事不对人：

% B: t5 P- `6 |& @
/ Z, x- t/ g7 Z: h8 U
' G, T3 y3 m8 v7 K) C0 d
3 c4 T' h2 o' h0 R* o
. v! v9 U3 A0 O% r& J8 w6 s' P

hukee

这次的，pcb文件在那？

ted0925

hukee 发表于 2012-12-19 13:54
* m! @, O7 D( h0 U2 R这次的，pcb文件在那？

2 y: t- q1 s( u0 mPCB文件可在IPC官网上下载。 cadence 16.5版的

ling_tina

确实很不错。。学习学习

jpyang

受教了，谢谢

hukee

ted0925 发表于 2012-12-19 15:00
PCB文件可在IPC官网上下载。 cadence 16.5版的

谢谢，已经在论坛下了。
) w: |0 n( o5 t  M6 u' Y
1 H3 F" |* G( C( G不知道那个ddr3部分是否已经完成的，布线是否还需要优化。

因为我发现，如果ddr部分走线，放在我这边的硬件恐怕都不会让过的。
# r7 [, s7 L( P6 U
主要是有以下疑问：
' g3 Z  ]& j' o( z# V! j
1，线的45度走线角度小了，看图已经接近直角了。
' L& h9 ]3 W$ V2 d# S9 I2，clk 线要求过匹配电阻然后在入pin。
6 y- ~; u6 a4 _1 k/ H, G3，如clk线在cpu端要求在pin附近放via，不允许走出然后放via。
4,  5mil的线能出cpu，就不让4mil的线出cpu。
/ p. {5 M& B/ V5， ddr ref电压，不允许走15mil的线宽，都是要求铺铜，至少要25mil宽度，一片ddr3就要这个要求，何况是4片。
8 y! }( j, r3 |1 P6， line to via都是要求10mil以上，同line to line一样。
5 ^8 h8 ?7 |" K, Q/ ^& ]4 }
唉。

yujishen1211

hukee 发表于 2012-12-19 16:15
谢谢，已经在论坛下了。
7 c! x" A4 X. V$ g: t4 y0 \1 K
# ~' A' G; t$ D  y9 e不知道那个ddr3部分是否已经完成的，布线是否还需要优化。

我说下我的亲身经历哈，设计时间总计差不多是九点半至下午五点半
所以很多细节不是参与的人不知道
8 _/ _6 v5 a* ^* B是大家都没法去做
& F0 Q  i% k) f0 W/ S  D层数、线宽因考题限制的
层数限制的情况下你说的间距控制不易
我的只控制line to line 的
至于line to via 此设计中是不可能的吧

weixiongnt

与高手为邻，能学到不少知识！