请教几个FPGA的问题....请大家进来看看

xiaoyunvsmm

第一：FPGA有复位引脚（RST）么？需要连接复位信号么？
" d' c" L. U. c6 }第二：FPGA连接DDR2，要接到DQ信号上还是DQS信号上？还是说随便接IO就可以？
! B( E+ \  ?. z7 f# A4 N- K附上Cyclone IV引脚说明一份，请大家指导我一下...
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2013-1-11 09:10 上传

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也请和我一样不明白的朋友帮我顶起~~~

popcup512j

1.FPGA本身没有复位引脚，但内部系统需要复位引脚，因此需要内部设计时将复位引脚分配到FPGA的外部引脚上。
- i3 |( _8 ?0 _1 l, y7 B2.DDR2是不能随便接的，DQ和DQS都需要，是成组出现的。8位或16位DQ需要一个DQS。（数据线）

xin_515

楼上仁兄解释1不敢苟同

xiaoyunvsmm

popcup512j 发表于 2013-1-11 09:21
0 w4 c  }5 n2 ?- w% x8 u( l1.FPGA本身没有复位引脚，但内部系统需要复位引脚，因此需要内部设计时将复位引脚分配到FPGA的外部引脚上。 ...

1、按照你的说法就是复位引脚没有专用的，自己指定就可以对吧？
) w% t* \( A# v# O2、DQ和DQS不能随便连接IO，要连接到专用的DQ、DQS功能引脚上对么？

xiaoyunvsmm

xin_515 发表于 2013-1-11 09:24
6 T, p1 J- M# \3 L; j$ O楼上仁兄解释1不敢苟同

, u+ p& [+ R- h2 F+ W那请问你有什么不同的看法么？麻烦把你的想法也说出来供大家参考学习一下可以么

popcup512j

有看了看资料，我回答的第一点确实有些问题。
& Y1 G+ B  M' S7 w想要FPGA本身重新加载的话需要控制DEV_CLRn引脚。
因为长期用altera的官方配置电路，这部分没有深入研究。
所以想当然回答了。

popcup512j

xiaoyunvsmm 发表于 2013-1-11 09:54
! X2 Z4 ^! N  V) S/ K- X( V1、按照你的说法就是复位引脚没有专用的，自己指定就可以对吧？
2、DQ和DQS不能随便连接IO，要连接到专用 ...

( }* c. x' \& N& C# J
: x/ l$ g6 Z8 U( m如果说，不是重新加载FPGA硬件功能的话只要分配一个引脚就可以。
, _/ Y: D8 O2 F/ e如果复位的同时还要加载FPGA的硬件，那就需要控制配置部分电路，DEV_CLRn这个引脚。
8 J( i9 x" G2 o$ IDQ和DQS确实不能顺便接。最好还是能有project编译一下，看看能不能满足时序。

xiaoyunvsmm

popcup512j 发表于 2013-1-11 10:02
/ @; p$ g/ D3 K3 f如果说，不是重新加载FPGA硬件功能的话只要分配一个引脚就可以。
如果复位的同时还要加载FPGA的硬件， ...

8 Z) S. b9 |' X# k, a2 n( E对了，我还想问问，DDR2的地址信号不用接在DQ专用引脚上对吧？呵呵，谢谢~~

popcup512j

. i& k* w" K+ n5 C  U" \

xiaoyunvsmm 发表于 2013-1-11 10:14
. `) A8 w3 x  |4 c5 \对了，我还想问问，DDR2的地址信号不用接在DQ专用引脚上对吧？呵呵，谢谢~~

% w* ~% S  P, N- _0 ]4 F8 N- l/ w
那个是没有这种特殊的要求的。但是不要和数据引脚太远，尽量在一个bank内。最好做个project仿真一下，满足时序要求不。
- _- A" D8 |7 `! E1 M7 E2 H你可以到altera官方网站上下个开发板的包，里面有原理图和PCB版图。
你可以参考一下。

xiaoyunvsmm

popcup512j 发表于 2013-1-11 10:22
那个是没有这种特殊的要求的。但是不要和数据引脚太远，尽量在一个bank内。最好做个project仿真一下，满 ...

好的。小弟刚涉及这一块...不懂的太多~~

popcup512j

那一定要仔细看看你一开始上传的那个文档。
另外，去altera下个开发板的资料包看看，会有很大的帮助。

819535006

复位应该没什么要求，接到复位就好。
DQS要接到GC或者CC比较好，DQ一组线尽量接同一组IO，做到timing的匹配