allegro常见问题

niliudehe

1.        allegro里怎样把铺铜显示关掉，但是走线要显示？
7 i7 W7 r/ B& G/ H% Y* U2 C( Q6 w, J8 N   setup/User preferences/shape/勾选no_shape_fill
2.        ALLEGRO封装路径设置
/ I7 M# X8 Q* S* [   setup->user preference  点击config_paths，在右面devpath,materialpath里要指到你的库的路径，在categories中点击design_paths，在右边的padpath和psmpath中也要指定你库路径。
( u* l* x! ~% S! q9 l; {# I* E3. ALLEGRO中如何设定零点坐标???
0 y; C! T; s6 n" S) ^7 l) W  `# b   打开setup-->drawing  size设置move  origin。    如果设计不过去，有可能你外面命令没DONE掉。也有可能你的工作区域太小。应该把工作的区域设计得大一点。这一点来说，设计原点显然没有POWERPCB方便
4. 请教如何改变元件序号的宽度的大小
    SETUP/TEXT SIZE下就可改变
5. 从brd文件中提取了封装，可是打开一个封装不能确定封装中用的是哪个PAD文件，请大侠指点一下通过什么方式能否确定pad文件
2 Y$ N" K" \) c4 D2 h9 E" T选择tools-padstack-Modify Design Padstack然后选择你想要知道的pad，在name栏可以看到名字。
$ v% b* I; Z# v6. 做封装时一般采用什么方法使PIN对齐,或作调整的!
7 _/ y& ]2 l& ^: X' O8 k9 v( q! R   用坐标
' f$ ^. k9 N& p在命令行上输入：ix 6 表示向右移动6     ix -8  表示向左移动8   
! M" c. t3 f) S) {, O                iy 7 表示向上移动6     iy -9 表示向下移动9
! F+ f* u- M, _             ix 5 -4  表示向右5，向下4
! ]; S3 ]* W" P# d  E/ O7．brd文件不保存了，是怎么回事。提示说：Database is locked and cannot be saved. Unlock via File Properties。
  File－Properities里面Unlock就可以了。
* c( k) I9 d" R  A) ~. O8. power pcb封装怎么转到allegro来呀
把powerPCB中的器件都调出来，然后save一个PCB文件，然后用allgero导入PCB文件，打开后就有我们的器件了，然后save我们的器件封装，就有了库。但是这样封装是不能用的，在PAD  DESIGNER中建立一个PAD后，再更新现在的PAD就可以用拉。
( T! z% z) `; z* L& z) R* {& Q

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9. 如何在ALLEGRO里面将元件从顶部放到底部?
6 y) z/ B1 o# v" |/ k  edit中选mirror，左键点击需要放置的器件，就可以把元件从顶部放置到底部
10. pads的PCB怎样导入ALLEGRO里呢
如果Allegro是15.1版本的,则需要将PADS的文件Exprot出PowerPCB5.0版本的*asc文档,将Allegro 安装路径下
的pads_in.ini文件复制到*asc文档所在的文件夹里,打开Allegro,执行:File/Import/Pads...,出现对话框,PADS ASCII input file一栏选Exprot出的*asc文档, options file 一栏选文件夹里pads_in.ini文件,Run 即可。新建一个BRD文件（空板文件），存放到某指定路径；并把库的路径也指定到这里；然后把要转的ASC文件也存放到这个路径下。总之把要用的文件，要设的路径都存到、指定到一个地方，（INI文件不需要存这里）再转位号就不会变空了。

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11. 在allegro中怎么把别人板子上的元件拷贝下来。
   你可以把需要用得封装从pcb中给导出来
file－export－library。记得导入后要刷新封装库
12. 1.花焊盘:
花焊盘，也叫散热焊盘，Thermal Pad，是多层板内层通过过孔同其他层连接的方式，有时焊盘同铜皮的连接也使用。采用花形，是因为金属化中工艺的要求。
在allegro里又叫Flash Pad，是指过孔或元件引脚与铜箔的一种连接方式。
6 u$ ]/ p. m/ Y6 m- `4 }其目的有几个，一是为了避免由于元件引脚与大面积铜箔直接相连，而使焊接过程元件焊盘散热太快，导致焊接不良或SMD元件两侧散热不均而翘起。
! l6 ^- W; a3 a  x. D: a二是因为电器设备工作过程中，由于热涨冷缩导致内层的铜箔伸缩作用，加载在孔壁，会使孔内铜箔连接连接强度降低，使用散热焊盘即可减少这种作用对孔内铜箔连接强度的影响
4 h4 D5 f# ?- R1 q( _! r2。扇出(FANOUT)设计【ye】
在扇出设计阶段，要使自动布线工具能对元件引脚进行连接，表面贴装器件的每一个引脚至少应有一个过孔，以便在需要更多的连接时，电路板能够进行内层连接、在线测试(ICT)和电路再处理。
为了使自动布线工具效率最高，一定要尽可能使用最大的过孔尺寸和印制线，间隔设置为50mil较为理想。要采用使布线路径数最大的过孔类型。进行扇出设计时，要考虑到电路在线测试问题。测试夹具可能很昂贵，而且通常是在即将投入全面生产时才会订购，如果这时候才考虑添加节点以实现100%可测试性就太晚了。
经过慎重考虑和预测，电路在线测试的设计可在设计初期进行，在生产过程后期实现，根据布线路径和电路在线测试来确定过孔扇出类型，电源和接地也会影响到布线和扇出设计。为降低滤波电容器连接线产生的感抗，过孔应尽可能靠近表面贴装器件的引脚，必要时可采用手动布线，这可能会对原来设想的布线路径产生影响，甚至可能会导致你重新考虑使用哪种过孔，因此必须考虑过孔和引脚感抗间的关系并设定过孔规格的优先级。
3.allegro中如何建金手指？【j2k】
7 ^! W$ S: V- F! v# w做金手指的步骤是：
: x7 h$ N* O1 w1。建shape symbol，金手指上pad的外形
2。建金手指pad，外形调刚才建的pad的shape symbol
3。建package symbol，把建好的pad精确定位放好就可以了
4。在金手指区域加防旱层，不用开钢板层的，
  {6 q+ i5 N7 N+ V5 M' f8 w$ F5。Create symbos就可以了
+ x# m9 w1 K) C& P6 Q

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4.Allegro中常见的文件格式[j2k]
allegro/APD.jrl ： 记录开启 Allegro/APD 期间每一个执行动作的 command .
: y3 x) c2 L3 W$ C              产生在每一次新开启 Allegro/APD 的现行工作目录下 .
env ： 存在 pcbenv 下,无扩展名,环境设定档.
- V- T8 I9 D: M  dallegro/APD.ini ： 存在 pcbenv 下,记录 menu 的设定.
( d" N1 @3 {7 ]( o8 ?. o7 Uallegro/APD.geo ： 存在 pcbenv 下,记录窗口的位置.
master.tag ： 开启 Allegro/APD 期间产生的文字文件 ,记录最后一次存盘的 database
. F1 m- }9 {1 [' {3 M& v( k1 @& B* P文件名称,下次开启 Allegro/APD 会将档案 load 进来.从 Allegro/APD.ini
( o; ~" ^8 a7 i/ T) t, T, I% l搜寻 directory = 即可知道 Master.tag 存在的位置 .
lallegro.col ： 存在 pcbenv 下,从设定颜色的调色盘 Read Local 所写出的档案.只会影
响到调色盘的 24 色而不会影响 class/subclass 的设定.
& I& ]  A$ X! s8 d" t! q- i.brd ： board file (Allegro).
.mcm ： multi-chip module (APD) ,design file.
.log ： 记录数据处理过程及结果.
5 l) u# I9 t# o! P7 C( }.art ： artwork 檔.
; s# N. [; ]$ T, h4 ~# A.txt ： 文字文件,如参数数据,device 文件 .. 等.
. {, a. s0 p6 I.tap ： NC drill 的文字文件.
.dat ： 资料文件.
% w. h+ \) c* _$ ~+ n7 I* T: P$ d.scr ： script 或 macro 记录文件.
* ^; K) Y* h0 M5 V; Z5 |.pad ： padstack 檔.
.dra ： drawing 档, create symbol 前先建 drawing ,之后再 compiled 成 binary symbol 档.
.psm ： package symbol ,实体包装零件.
; l! F1 G; y6 m+ ~3 _# l.osm ： format symbol , 制造,组装,logo图形的零件.
+ V2 |$ r# W$ ]/ V1 l* ?.ssm ： shape symbol , 自订 pad 的几何形状,应用在 Padstack Designer.
3 ^8 p+ Q3 o9 S3 f, d.bsm ： mechanical symbol , 没有电器特性的零件.
.fsm ： flash symbol , 负片导通孔的连接方式.
/ j' a( b& S+ @/ h+ l. u0 L+ {.mdd ： module ,模块,可在 Allegro 建立,包含已 placed , routed 的数据.
& `  y4 Y$ C& ?  L; \.sav ： corrupt database,当出现此种档案时,表示你的板子的数据结构已经破坏，情况不严重可以用DB Doctor修复
* Z) \1 W0 i0 d' s9 B2 t2 J+ B

niliudehe

1、问：我在产生NC TAPE 文件时提示error，但并没有生成NCTAPE.LOG可供查找错误原因，望高手帮助！
& o2 b% r: c: v% U/ d' ~答：NCTAPE.LOG的内容其实也就是执行File/Viewlog命令弹出的文本中的内容。您可以通过这个来查看，您不能产生log文件的原因可能是软件的关于TEXT的路径设置有问题。您可以去SETUP/USER PERFERENCE中的CONFIG_PATH进行查看
2、问：问一个入门的问题：从Capture导入的网表是不是要在Capture里把封装定义好？OrCAD里的封装如何查看？
( \  A# o) U& X: d$ d- b: @答：一般在Capture中需要定义属性（在原理图编辑器中选择物件查看他的属性）中选择Cadence-Allegro/SPECCTRAQuest/APD，然后查看PCB Footprint属性，这个属性一般是用来和Allegro中的封装做对应的，也就是这里填入的就是Allegro封装（请注意这里的封装是指的在Layout时候用到的封装）的名称，导出网络表的时候软件会做自动的抓取到生成的网络表中， 这样在Allegro中导入网络表的时候Allegro才知道是抓取哪个元件，
& b  E9 f3 Z5 u( L+ S8 D0 ~封装有两种：一种是在原理图中用的，一种是在Layout（Allegro）时候用的，我不知道您是希望在ORCAD中查看哪个封装，如果是后者的话在Capture中无法看到，但是如果您建立了Capture CIS的Database的话就可以看到了。
7 W& @0 b6 b) O) f3、问：Allegro中的封装和OrCAD里的是否一致？
7 b$ W$ Y( N7 [  P7 L答：对不起，我想问问您所指的ORCAD的封装是指原理图的封装还是指ORCAD LAYOUT软件的封装呢，如果您是指的原理图中的封装的话那是两个完全不同的概念，一个是用在原理图中，我们叫他元件的SYMBOL，另一个呢是在进行Layout的时候需要用到的。Capture中要做的就是通过PCB Footprint属性进行原理图中的元件的SYMBOL和Allegro的封装进行对应，这样才能顺利的把网络表导入Allegro中。如果您所指的ORCAD LAYOUT中的封装的话，他和Allegro中的封装是不同的，他们是两种不同的Layout软件。
4、问：在输出DXF时，Message Window 已经出现Translation complete…但在View Log里却说
ERROR: Invalid program arguments.
Terminating program.
请问这是什么原因造成的呢？在增加DXF Layer时是否可以任意加入Subclass？
答：您的问题是由于有非法的参数设置引起的，具体到哪个参数可能需要看看您的参数设置之后才能知道，您可以把您设置的参数的对话框的图片发给我看看么，或许能帮到您
8 s* B9 r7 h+ j+ V在增加DXF Layer时是不能任意加入Subclass的，您可以先在Allegro中打开需要导出到DXF文件中的SUBCLASS，然后在启动File/EXPORT/DXF命令进行DXF的导出。
) c5 A, ]3 l$ H' y% Y( f2 Y5、问：请问~~allegro可以读哪一些netlist的格式？allegro可以读protel的netlist的格式吗？
答：十分抱歉，在Ａllegro中他只能读取他自己特定的网络表的格式，其他的格式网络表是没有办法读取的
& i! O  D( b$ m( Q1 P6、问：请问在ALLEGRO中不能像POWER PCB中那样直接给PARTS连NET线吗?一定要转NETLIST才能实现吗?
答：在Allegro当中是可以实现手动进行ECO的，但是Cadence的软件的一个很重要的原则是希望您的原理图和PCB保持一致，所以最好是通过在Capture中修改了连接关系，产生网络表，再一次的在Allegro中导入实现.这样才能保证原理图和PCB的一致。
7、问：在用Allegro导入DXF文件时感觉兼容性不是很好，要么不能导入要么导入后丢失一些图件，但我用PCAD、POWERPCB、PROTEL都可以正常的导入，不知Allegro在这方面是怎么回事，如果打了补丁不知对这方面是否有所改善，还是有什么其它解决办法。
% H) n& Q9 |* }5 V  P0 S; k答：在DXF的导入方面Allegro是有他的独特之处，您使用的是15.2的版本，这个版本在DXF的方面又增加了些内容，比如您在AUTOCAD中的SYMBOL可以直接导入Allegro当中等等，只是可能不是太稳定，所以非常有必要去下载Allegro的ISR(版本更新包)。
您目前的问题我建议您可以知会您的机构部门在AUTOCAD中去把所有的东西都打散，应该导入Allegro是没有问题的。
8、问：在Allegro15.2中用Sub-Drawing导出文件时(在Options勾选了三个选项,在Find里勾选了所有的Object),但是在用Import Sub-Drawing后贴进设计里面的PCB只有零件、文字等，没有了所有的NET，请问这是什么原因，要怎样才能把网络也带走？
: w- d- l, H; }答：Sub-Drawing只是简单的拷贝和粘贴的作用，不涉及到网络的连接关系，所以即使你导出Sub-Drawing的时候勾选了NET也没有用，如果你想拷贝走线，你要勾选的只是CLINE，VIA，就OK了．
9、问：我有ORCAD 9.2 做的原理图文件 ,没有原理图零件库,在ALLEGRO 15.2 里用CAPTURE CIS 直接导(第二种方法不是OTHER处)网络表老是提示一些封装方面的错误.有什么办法?
/ c* V) h" a5 [答：新转法比较注重在原理图里的编辑，特别是元件部分，新转法的主要注意事项也就是元件的封装，同一个封装内，不允许有重复的PIN NUMBER，如果PIN的类型不是POWER，那么他们的PIN NAME也不允许重复，之前的ＥＥ用老版本的Ｃapture一般都会有偷懒的习惯，所以才会有这些麻烦，所以你只有修正这些错误才能正确的使用新转法导入
0 N  z$ ?8 N* f4 j) }10、问：我在做smt长方形pad的时候发现只有填写宽度，高度，那长度怎麽没有填写了，是不是这里的高度就代表了pad的长度了。
* S1 d8 ?9 r- j8 j答：没错，因为PAD是二维的没有高度的概念。长方形的PAD只有长X宽，就可以表示了。
+ P7 y  T" C& W1 H8 G8 J9 h11、问：用ALLEGRO15.2一段时间了，也遇到不少的问题，其中比较多的就是Shape的问题，经常画好整个Shape的外框后但不自动填充，就在Boundary Top层有个刚画的OUTLINE，有时弄几下又可以敷满，但是只要一修改马上又变没了，同时在Drawing Option的Out of date shapes项也看到有指示，请问这究竟是什么问题啊？这些铜为何这么容易Out of date shape？
答：就目前来说我们也有些客户遇到了类似的问题，一般产生的原因是由于Ａllegro15.2版本本身的BUG，所以，您需要更新一下Ａllegro15.2的版本
  u% Y: R+ ^$ A12、问：能不能在下个版本里面，在pin上能显示出网络名，像protel里都能显示出来。那样子很方便画线。
2 {% w2 U0 ]0 g; j1 @; I( ~答：allegro中在走线模式下，当您选中PIN去走线进，右侧的option栏会及时提示该NET的名称。 同时您也可以用查询模式去查NET或PIN。
* w! n2 i, E1 f8 K9 V5 x! y/ P; C13、问：我的板子上有200组差分线，每组间距要求大于40mil，如何有效更快的设置规则？
答：您可以用allegro constraint manager的Group功能实现快速设置。
! p7 T  D+ g  W* z! Z( |; A$ _14、问：在allegro package 即是元件封装编辑里做修改元件封装上的PAD不能一次全部改，只能一次改一个。在.brd里又可以改，是不是哪里没设好的问题呢？
9 `/ ~% B0 M3 @" R: u, f$ b答：用Tools/padstack中去一次性或选择LIST去更改的。
15、问：怎样才能打开Allegro中的封装库?
9 g3 Y- p# ?( F5 N答：allegro的封装是由很多部份组成的,要打开FOOTPRINT请用allegro中的FILE/OPNE然后选取TYPE为DRA即可
16、问：在CCONSOLE WINDOW中输入X 100 100 总是提示下面的内容,应如何输入呢 ?
Command > X 100 100
- m6 h8 [7 n  ^E- Command not found: X 100 100
, k9 G$ V1 y% X+ ~答：应输入小写的X,然后回车,出现一个对话框,再输入,就可以了.
" v1 G# ~' G. d# Q17、问：现在Powerpcb转进Allegro的文件里，那怕用自己做好的有正常Flash焊盘的零件，在内层也只能显示一个十字，不能显示正常的花孔，但出Gerber后用CAM350看又是正常的热焊盘，请问是什么原因，在哪里可以设置或修改？
! c$ a: M: w$ o) J) j. H& f答：PADS转到到allegro后要对PAD作些修改。如SOLDMASK，PASTE MAST等等相对应的PADSTACK应该重新处理一次再update一次
( _; B6 P8 l: d6 v( t4 N) G; i5 o18、问：请问关于添加PCB layout type能否具体解释一下
6 F$ O% q9 @# ~0 a. NLayer Type：
: m1 z1 Y9 @* m  @Crossover
Bonding Wire
Microwire
Multiwire
* S' P5 E# d6 _. s  w3 j# COptical Wave Guide
Thermal Glue Coating
答：关于allegro这些设置请参考D:\Cadence\SPB_15.2\share\pcb\text\materials.dat档，用文本编辑器查看即可。
19、问：我想请问一下光学定位孔的制作方式。
* s1 `  A8 I4 {9 f$ ~! V答：光学定位孔的制作很简单，和建立PAD及symbol相同，只是每家的大小要求不同，要注意光学孔上下层及周边不允许走线和Placement（可以Route keepout)和SOLDMAST要开就OK了。
4 _+ _5 J, w8 L" u20、问：什么我在旧板上做了import netlist和update symbol后就会有零件的定位孔（机构孔）掉了，能有什么方法发现它吗？我的symbol和pad的库是新建的，可能有少pad.我想知道除了目测外，allegro 能提示吗，因为我原来旧板有这些孔的．
答：allegro在做import netlist 或Update sym,bol后会有LOG文件供参考。可以直接RUN完指令后在FILE/VIEW LOG看到，或直接打开相对应试的LOG文件。
20、问：Allegro 14.2 和15.2 如何共存？我两个版本都装了，想在不同的时候使用，但现在只有14.2版本可以用，打开15.2版本的时候,就提示我说找不到cdsdoc_sh.dll.，我听说修改一个文件可以达到这个目的，请指教?
8 s* m* C3 V* W0 z答：产品可以安装在不同的盘中，但是只用一个LICENSE MANAGER文件包，注意的是在使用不同的版本的时候在WIN2000中的操作是右键我的电脑选择属性，选择高级Tab，选择环境变量，修改系统变量中的CDSROOT，如果是要使用14。2的版本则设置为：C：/CADENCE/PSD14.2（我的两个版本都安装在C盘CANDENCE下面），如果是要使用15。1则修改成C：/CADENCE/PSD_15.1即可
  X% [& R7 h& x/ M# K

niliudehe

整理 好辛苦~

cdlyz90

顶楼主！辛苦了！

yanjun2yy

楼主辛苦了

lownece

刚好用得上，顶一个，辛苦了。

kitty_chen

LZ，导出DXF出现这个问题怎么解决啊，您说的参数设置在哪？

45027826

8、问：在Allegro15.2中用Sub-Drawing导出文件时(在Options勾选了三个选项,在Find里勾选了所有的Object),但是在用Import Sub-Drawing后贴进设计里面的PCB只有零件、文字等，没有了所有的NET，请问这是什么原因，要怎样才能把网络也带走？
答：Sub-Drawing只是简单的拷贝和粘贴的作用，不涉及到网络的连接关系，所以即使你导出Sub-Drawing的时候勾选了NET也没有用，如果你想拷贝走线，你要勾选的只是CLINE，VIA，就OK了
! z1 ?- D- p" ? 请问一下，我加入了，然后这些都没有网络，线都连接到焊盘，还是没网络，怎么才能让他有网络呢

515462869

谢谢学习

155351394

不错