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平板电脑ddr3 高频率跑不起来,应该怎么调。

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1#
发表于 2013-6-7 14:19 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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rt  求大神指导,比如调ddr时钟线和地址数据线的电阻,板子两层,比之前频率已经提高了很多。真难搞。

点评

这年头 啥都敢玩。。你们有做阻抗控制的么?有出制版说明么? 要不就是那个板场忽悠你了  发表于 2013-6-7 20:52

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推荐
发表于 2019-3-11 14:58 | 只看该作者
板子两层  牛啊

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3#
 楼主| 发表于 2013-6-7 15:25 | 只看该作者
附上图片,本人觉得还是ddr走线间距跟等长没有做好。导致跑不了高频。。

QQ截图20130607152708.png (42.64 KB, 下载次数: 15)

QQ截图20130607152708.png

点评

不包地处理,阻抗怎么实现的?  发表于 2013-6-11 16:18

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4#
 楼主| 发表于 2013-6-7 15:26 | 只看该作者
还有两层板的确很难跑到高频

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5#
发表于 2013-6-7 15:26 | 只看该作者
应该是DDR3的走线阻抗不满足50~60欧,改变串的电阻能改善匹配

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6#
 楼主| 发表于 2013-6-7 15:42 | 只看该作者
本帖最后由 fenghychinafp 于 2013-6-7 15:43 编辑 0 Y/ h1 I: F+ a4 j- s
francisco 发表于 2013-6-7 15:26 + s4 u6 _  E* O5 Z5 O
应该是DDR3的走线阻抗不满足50~60欧,改变串的电阻能改善匹配

! \/ y" ~4 Z* g, S4 {2 E
) z( k% }' t. S$ R$ x" R8 i* d串的电阻已经改过了,就是还想通过其他方法调试一下。。那能具体点说说怎么改匹配电阻才能达到最好的效果

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7#
发表于 2013-6-7 16:15 | 只看该作者
fenghychinafp 发表于 2013-6-7 15:42
6 ~" j: U( }  J串的电阻已经改过了,就是还想通过其他方法调试一下。。那能具体点说说怎么改匹配电阻才能达到最好的效 ...
) N# F( g  h- \8 Q/ y$ C
我一直很好奇2层板是怎么做的阻抗控制的,是不是不用做?楼主解答下。

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8#
发表于 2013-6-7 18:05 | 只看该作者
2层板怎么做50欧姆阻抗,那你的板子要多薄?

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9#
发表于 2013-6-7 18:18 | 只看该作者
francisco 发表于 2013-6-7 15:26
8 l6 V& o6 j1 j# |0 _* |应该是DDR3的走线阻抗不满足50~60欧,改变串的电阻能改善匹配

* g) e0 W- p5 [+ C{:soso__2671202852162569410_4:}

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10#
发表于 2013-6-7 21:26 | 只看该作者
本帖最后由 Vincent.M 于 2013-6-8 12:56 编辑
6 i: m% Q  F- l, j: I8 Q2 c7 D' G. `
....

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11#
发表于 2013-6-7 21:40 | 只看该作者
本帖最后由 Vincent.M 于 2013-6-8 12:56 编辑
6 C2 d3 [1 Y. M7 I% l& C7 Q+ k( W: W3 M; t8 Z2 m2 f3 ?
楼主,你先说一下你的DDR3实际要求速率多少,DDR3 controller那边的ball分配情况,如果方便,贴一下封装。
, b7 v1 Q: r- H* c  n按照DD3-1333速率分界点,有两种不同的走线方式,最终的结果都可以满足两层板跑DDR3。
& `7 Q' w" t/ k! K; r" w6 w
" x7 P; b6 y$ ~) q

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12#
发表于 2013-6-7 21:47 | 只看该作者
DDR3两层板双面走线地平面不完整,注定要牺牲一点抗ESD的性能,这个要在pcb设计时加入考虑。

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13#
发表于 2013-6-8 09:09 | 只看该作者
我要跳楼了;

点评

我也想跳,只从1楼跳  发表于 2013-6-8 09:17

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14#
发表于 2013-6-8 09:36 | 只看该作者
学习了。。。。。。。。。。

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15#
发表于 2013-6-8 11:01 | 只看该作者
调好了没,第一次听说双面板做DDR3

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16#
发表于 2013-6-10 22:51 | 只看该作者
两层Clock设置300M跑起都困难,偶尔可能跑得起来
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