求助，8片DDR3可以正反贴布局吗？

leese2002

大家好！DDR3 指导书要求FANOUT分支要短，如果正反贴，FANOUT分支就超出200mil以上了。DDR3是96PIN的，0.8mm间距，
, s4 j  ^1 j) u+ _要布局单面的话，占板面空间太大了，这种情况大家是怎么处理的。
如有实例PCB请分享下咯，非常感谢{:soso_e163:}
看帖的每人一个粽子{:soso_e177:}，{:soso_e100:}  
4 f2 A" W" y0 o8 o* _; K
. [% H3 r9 U) j

jungle1120

大幅度反对法

jimmy

; A, X- }, L" M, t+ Y7 m
, O; [5 s7 c# W  D6 g9 NDDR3我们通常采用fly-by的拓扑结构，采用正反贴错开布局
+ [& T7 e0 G) Z) A! o' G

: g0 G# L6 ?/ H8 p$ r

# A; @& d* c9 x) f3 W' d  i

最近我们也在做16片DDR3的板

hyz12888

太厉害了{:soso_e179:}

wpc4208211

顶，又学到了。{:soso_e113:}

simeail

厉害啊

jiaoweiyong

{:soso_e179:}

leese2002

/ s3 s! N  T# W5 c
{:soso_e178:} {:soso_e179:}{:soso_e163:}
- E4 f2 S* e+ l9 P8 I6 D16个DDR3，地址线要很长吧，控制在多少范围呀

jimmy

leese2002 发表于 2013-6-13 01:14
16个DDR3，地址线要很长吧，控制在多少范围呀

CPU到第一片的长度<2500
第二片到第三片的长度<650
依次类推

pmp_mcu

DDR3 地址线是菊花链，只要在每个DDR3等长就可以了，DDR3 有个写平衡控制，ddr3控制器初始化的时候，会自动测试 DQS 与 clk 是否同步，如果不同步，会自动延时DQS. 地址线与CLK 等长。

leese2002

jimmy 发表于 2013-6-13 09:26
CPU到第一片的长度

{:soso_e178:} 谢谢
1 h% y' o2 c& a+ P& M% K$ i16个DDR3，靠边上的DDR3远离CPU,这样数据线长度能要控制在多少合适

leese2002

pmp_mcu 发表于 2013-6-13 09:33
+ ?1 A1 w* Y. {DDR3 地址线是菊花链，只要在每个DDR3等长就可以了，DDR3 有个写平衡控制，ddr3控制器初始化的时候，会自动 ...

* X5 e* O8 B/ A{:soso_e178:} {:soso_e163:} 谢谢

过去那些年

2楼太牛啦

qrqkpb

学习了

monica9803

学习

deng078

搞了快两年的平板了也没有机会自己弄一板DDR来跑一下，唉，啥时候才有机会自己的搞一板DDR的板子。每次都用公板，不管公板有多烂都不能自己弄DDR部分。