PCB设计100问

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$ E6 C0 F2 w4 V" I# K2 R30、在高速PCB 设计时，设计者应该从那些方面去考虑EMC、EMI 的规则呢？
5 Z* }; K0 b) ?  }一般EMI/EMC 设计时需要同时考虑辐射(radiated)与传导(conducted)两个方面. 前者归属于
$ A: n$ A  L/ t  I2 c3 f! |频率较高的部分(>30MHz)后者则是较低频的部分(<30MHz). 所以不能只注意高频而忽略低
- ~8 \, u& K4 V- j  g! z! q" l, Q$ T频的部分.
: f, ~. j0 n3 `一个好的EMI/EMC 设计必须一开始布局时就要考虑到器件的位置, PCB 迭层的安排, 重要
8 ?+ Y' }. }. I3 w  k" I% ?联机的走法, 器件的选择等, 如果这些没有事前有较佳的安排, 事后解决则会事倍功半, 增
加成本. 例如时钟产生器的位置尽量不要靠近对外的连接器, 高速信号尽量走内层并注意特
2 E3 d" q+ U1 ?4 S5 X性阻抗匹配与参考层的连续以减少反射, 器件所推的信号之斜率(slew rate)尽量小以减低高
频成分, 选择去耦合(decoupling/bypass)电容时注意其频率响应是否符合需求以降低电源层
% e, g/ v  ]% h* B: P' I% T噪声. 另外, 注意高频信号电流之回流路径使其回路面积尽量小(也就是回路阻抗loop
$ [  M7 t- r& U' L5 f. O, Y0 Vimpedance 尽量小)以减少辐射. 还可以用分割地层的方式以控制高频噪声的范围. 最后, 适
当的选择PCB 与外壳的接地点(chassis ground)。

- }' H" m$ }6 @: l+ S  a( H  H31、如何选择EDA 工具？
, b$ U6 _) V8 v2 p( [% t目前的pcb 设计软件中，热分析都不是强项，所以并不建议选用，其它的功能1.3.4 可以选
择PADS 或Cadence 性能价格比都不错。
PLD 的设计的初学者可以采用PLD 芯片厂家提供的集成环境，在做到百万门以上的设计时
可以选用单点工具。
  A" p8 O) E9 k# Y* t
, a5 T$ p+ q. L, n) c" ?0 c" }1 Y  T32、请推荐一种适合于高速信号处理和传输的EDA 软件。
常规的电路设计，INNOVEDA 的 PADS 就非常不错，且有配合用的仿真软件，而这类设
' Z! K1 V, S0 g, [' p' i, b计往往占据了70%的应用场合。在做高速电路设计，模拟和数字混合电路，采用Cadence
的解决方案应该属于性能价格比较好的软件，当然Mentor 的性能还是非常不错的，特别是
6 R! B7 I8 Z- `# r% M它的设计流程管理方面应该是最为优秀的。（大唐电信技术专家 王升）
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33、对PCB 板各层含义的解释
! B6 [) t& m8 eTopoverlay ----顶层器件名称， 也叫 top silkscreen 或者 top component legend, 比如 R1 C5,
IC10.
$ e; T0 Y" ]8 }) z. N' L0 w/ rbottomoverlay----同理
multilayer-----如果你设计一个4 层板，你放置一个 free pad or via, 定义它作为multilay 那么
它的pad 就会自动出现在4 个层 上，如果你只定义它是top layer, 那么它的pad 就会只出现
& F9 ^4 }9 \9 U' {  h; [: \0 }9 p在顶层上。

% J$ r9 A4 F3 Z# g' }9 K34、2G 以上高频PCB 设计，走线,排版,应重点注意哪些方面？
' d8 g: h8 |$ P" L2G 以上高频PCB 属于射频电路设计，不在高速数字电路设计讨论范围内。而射频电路的布
5 t* e/ m; v( L/ j8 N1 m局（layout)和布线（routing)应该和原理图一起考虑的，因为布局布线都会造成分布效应。
' v1 M* M9 n) l- A, l  g, _而且，射频电路设计一些无源器件是通过参数化定义，特殊形状铜箔实现，因此要求EDA
工具能够提供参数化器件，能够编辑特殊形状铜箔。
Mentor 公司的boardstation 中有专门的RF 设计模块，能够满足这些要求。而且，一般射频
设计要求有专门射频电路分析工具，业界最著名的是agilent 的eesoft，和Mentor 的工具有
很好的接口。

haoshanmi

顶楼主~！顶LAP，谢谢分享！

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35、2G 以上高频PCB 设计，微带的设计应遵循哪些规则?
射频微带线设计，需要用三维场分析工具提取传输线参数。所有的规则应该在这个场提取工
具中规定。
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36、对于全数字信号的PCB，板上有一个80MHz 的钟源。除了采用丝网（接地）外，为了
* |- P6 d" {5 ]$ P  g保证有足够的驱动能力，还应该采用什么样的电路进行保护？
确保时钟的驱动能力，不应该通过保护实现，一般采用时钟驱动芯片。一般担心时钟驱动能
, k: ]) f0 Y1 K力，是因为多个时钟负载造成。采用时钟驱动芯片，将一个时钟信号变成几个，采用点到点
的连接。选择驱动芯片，除了保证与负载基本匹配，信号沿满足要求（一般时钟为沿有效信
9 W* C# \$ b" j/ Y号），在计算系统时序时，要算上时钟在驱动芯片内时延。

37、如果用单独的时钟信号板，一般采用什么样的接口，来保证时钟信号的传输受到的影响
小？
时钟信号越短，传输线效应越小。采用单独的时钟信号板，会增加信号布线长度。而且单板
的接地供电也是问题。如果要长距离传输，建议采用差分信号。LVDS 信号可以满足驱动能
力要求，不过您的时钟不是太快，没有必要。
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) v  a3 w1 g. c0 w38、27M,SDRAM 时钟线（80M-90M），这些时钟线二三次谐波刚好在VHF 波段，从接收
端高频窜入后干扰很大。除了缩短线长以外，还有那些好办法？
如果是三次谐波大，二次谐波小，可能因为信号占空比为50%，因为这种情况下，信号没
( _% ?% @8 |, |6 E$ Z有偶次谐波。这时需要修改一下信号占空比。
+ v: d1 s. o. v此外，对于如果是单向的时钟信号，一般采用源端串联匹配。这样可以抑制二次反射，但不
会影响时钟沿速率。
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39、什么是走线的拓扑架构？
) R3 M+ h, Y0 w- mTopology,有的也叫routing order.对于多端口连接的网络的布线次序。

40、怎样调整走线的拓扑架构来提高信号的完整性？
这种网络信号方向比较复杂，因为对单向，双向信号，不同电平种类信号，拓朴影响都不一
7 E" `5 c% J0 @/ w; h7 t* V样，很难说哪种拓朴对信号质量有利。而且作前仿真时，采用何种拓朴对工程师要求很高，
要求对电路原理，信号类型，甚至布线难度等都要了解。
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41、怎样通过安排迭层来减少EMI 问题？
首先，EMI 要从系统考虑，单凭PCB 无法解决问题。
. B4 t8 v  U/ q0 A  P层叠对EMI 来讲，我认为主要是提供信号最短回流路径，减小耦合面积，抑制差模干扰。
另外地层与电源层紧耦合，适当比电源层外延，对抑制共模干扰有好处。

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42、为何要铺铜？
8 w1 e- V7 z) ~# ?0 j/ i一般铺铜有几个方面原因。
2 Q7 f  j9 J/ ^! o1 K- @１，EMC.对于大面积的地或电源铺铜，会起到屏蔽作用，有些特殊地，如PGND 起到防护
9 B( J2 R* l; J9 h作用。
２，PCB 工艺要求。一般为了保证电镀效果，或者层压不变形，对于布线较少的PCB 板层
铺铜。
３，信号完整性要求，给高频数字信号一个完整的回流路径，并减少直流网络的布线。当然
' z2 @. L) H2 R还有散热，特殊器件安装要求铺铜等等原因。

43、在一个系统中，包含了dsp 和pld，请问布线时要注意哪些问题呢？
看你的信号速率和布线长度的比值。如果信号在传输线上的时延和信号变化沿时间可比的
0 p7 [' |& t: Z8 M3 s$ n话，就要考虑信号完整性问题。另外对于多个DSP，时钟，数据信号走线拓普也会影响信
5 J2 S7 y6 `5 v: W号质量和时序，需要关注。

/ e* P: `3 |& e7 I6 o# S44、除protel 工具布线外，还有其他好的工具吗？
至于工具，除了PROTEL，还有很多布线工具，如MENTOR 的WG2000,EN2000 系列和
powerpcb，Cadence 的allegro，zuken 的cadstar,cr5000 等，各有所长。
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+ |* |* `9 T3 O' X0 l3 J1 P45、什么是“信号回流路径”？
4 u7 @: j" u9 L' J6 [* M信号回流路径,即return current。高速数字信号在传输时，信号的流向是从驱动器沿PCB 传
输线到负载，再由负载沿着地或电源通过最短路径返回驱动器端。这个在地或电源上的返回
信号就称信号回流路径。Dr.Johson 在他的书中解释，高频信号传输，实际上是对传输线与
直流层之间包夹的介质电容充电的过程。SI 分析的就是这个围场的电磁特性，以及他们之
间的耦合。

, j9 ~- ^8 L9 q4 g/ L46、如何对接插件进行SI 分析？
5 [* e0 c: g4 p3 P; F8 r在IBIS3.2 规范中，有关于接插件模型的描述。一般使用EBD 模型。如果是特殊板，如背
7 V( D& h- v8 b板，需要SPICE 模型。也可以使用多板仿真软件（HYPERLYNX 或IS_multiboard），建立多
6 V5 J/ \* F. F: d  h' K板系统时，输入接插件的分布参数，一般从接插件手册中得到。当然这种方式会不够精确，
但只要在可接受范围内即可。
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8 q1 Q" H) q3 `' q3 X# K) k# Q47、请问端接的方式有哪些？
6 b$ ~! Y; l8 d' g) s端接（terminal）,也称匹配。一般按照匹配位置分有源端匹配和终端匹配。其中源端匹配一
般为电阻串联匹配，终端匹配一般为并联匹配，方式比较多，有电阻上拉，电阻下拉，戴维
南匹配，AC 匹配，肖特基二极管匹配。
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48、采用端接（匹配）的方式是由什么因素决定的？
! t, T5 U$ S& e8 m3 p! I, X匹配采用方式一般由BUFFER 特性，拓普情况，电平种类和判决方式来决定，也要考虑信
号占空比，系统功耗等。

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49、采用端接（匹配）的方式有什么规则？
! _2 e* d% B4 y& F数字电路最关键的是时序问题，加匹配的目的是改善信号质量，在判决时刻得到可以确定的
# H% \. z0 j; s& d信号。对于电平有效信号，在保证建立、保持时间的前提下，信号质量稳定；对延有效信号，
# }: p: A4 w- B: j在保证信号延单调性前提下，信号变化延速度满足要求。Mentor ICX 产品教材中有关于匹
配的一些资料。另外《High Speed Digital design a hand book of blackmagic》有一章专门对
terminal 的讲述，从电磁波原理上讲述匹配对信号完整性的作用，可供参考。
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50、能否利用器件的IBIS 模型对器件的逻辑功能进行仿真？如果不能，那么如何进行电路
8 F( f7 T3 ^0 \1 J- F7 s; M的板级和系统级仿真？
1 ~  X/ H$ [2 A7 WIBIS 模型是行为级模型，不能用于功能仿真。功能仿真，需要用SPICE 模型，或者其他结
构级模型。

! K' U; @2 d7 e, w; q51、在数字和模拟并存的系统中，有2 种处理方法，一个是数字地和模拟地分开，比如在地
层，数字地是独立地一块，模拟地独立一块，单点用铜皮或FB 磁珠连接，而电源不分开；
另一种是模拟电源和数字电源分开用FB 连接，而地是统一地地。请问李先生，这两种方法
效果是否一样？
& f  F  z( m5 c应该说从原理上讲是一样的。因为电源和地对高频信号是等效的。
区分模拟和数字部分的目的是为了抗干扰，主要是数字电路对模拟电路的干扰。但是，分割
; C( l* u! m2 k" H可能造成信号回流路径不完整，影响数字信号的信号质量，影响系统EMC 质量。因此，无
* w& a- k  F% V$ T7 j9 Y论分割哪个平面，要看这样作，信号回流路径是否被增大，回流信号对正常工作信号干扰有
# P4 X4 W$ v& m5 M; v多大。
现在也有一些混合设计，不分电源和地，在布局时，按照数字部分、模拟部分分开布局布线，
避免出现跨区信号。

52、安规问题：FCC、EMC 的具体含义是什么？
6 i4 ]- W0 J( n1 TFCC: federal communication commission 美国通信委员会
: i8 \1 e4 b2 B8 \: [7 J4 X: P, G3 fEMC: electro megnetic compatibility 电磁兼容
FCC 是个标准组织，EMC 是一个标准。标准颁布都有相应的原因，标准和测试方法。
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53、何谓差分布线？
' j- g0 Q: J+ o1 |( w差分信号，有些也称差动信号，用两根完全一样，极性相反的信号传输一路数据，依靠两根
2 f9 k. L% |- p- j. N- }$ G- M信号电平差进行判决。为了保证两根信号完全一致，在布线时要保持并行，线宽、线间距保
- q+ s6 p- k; l1 L持不变。
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# c3 U- E4 g2 B- z& n' w( i& Q54、PCB 仿真软件有哪些？
仿真的种类很多， 高速数字电路信号完整性分析仿真分析(SI) 常用软件有
# X6 z* {- M( Y1 x5 bicx,signalvision,hyperlynx,XTK,speectraquest 等。有些也用Hspice。

55、PCB 仿真软件是如何进行LAYOUT 仿真的？
高速数字电路中，为了提高信号质量，降低布线难度，一般采用多层板，分配专门的电源层，
地层。

风刃

楼主总结的很好！！！

蒙奇奇

顶

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怎么没了呢  我还想下载下来呢