ddr3 这样分组怎么样 ？

liuyu305

现在的系统是8个芯片，16bit的，
$ L; a9 ?( c5 L3 B) x分组成：
数据：DQ0-DQ15, DML, DMU. LDQS差分对，UDQS差分对
时钟：差分时钟CK,CK#
地址+剩余：A0-A15,BANK,CKE等等。
  n3 [: f# k) }; T: n/ w. a
每个芯片的数据组，组内等长，芯片与芯片之间不等长，比如DQ0-DQ15,组内线等长，但是与DQ16-DQ31的组不等长
9 D. N- }& f& x( v# f1 n1 M线采用5mil,间距15mil

pcbdesigner

DQ0-DQ7, DML, LDQS为一组，DQ8-DQ15, DMU, UDOS为另一组数据，组内严格等长。
* A6 a( Q. }# z5 w( eclock应纳入address, command实现等长

qingdalj

pcbdesigner 发表于 2013-7-19 17:35
: e$ ]) Z/ C& Q2 u4 N# nDQ0-DQ7, DML, LDQS为一组，DQ8-DQ15, DMU, UDOS为另一组数据，组内严格等长。
clock应纳入address, com ...

* G, |+ H: \- a9 J8 H1 l楼上说的很对，只是不知道这个是DDR几代，DDR2以前的（包括DDR2）组间skew也是有限制的；DDR3还好。

liuyu305

pcbdesigner 发表于 2013-7-19 17:35
) C$ [0 e' _: ?; b5 P1 _+ \DQ0-DQ7, DML, LDQS为一组，DQ8-DQ15, DMU, UDOS为另一组数据，组内严格等长。
clock应纳入address, com ...

2 U* J! [# a# j. s好的，谢谢·～

eda-chen

CKE都出来了，应该是DDR3吧？？？
8 a' r9 V  |; _  o得益于leveling技术，字节内部11根线等长就行了