PADS成功转Allegro步骤，有图有真相。。。（原创）

hui_hui0228

5 k# H3 O; u- I2 I5 l2 A+ N8 N
, G- T- Z' D) E. T+ r  若你是用allegro画板，但是正好有相同的模块或者设计是pads格式的，，那么你会想，要是pads可以成功转换成allegro，那我就可以直接用这个已经画好的模块或者这个全部的设计了。。那我就不用重lay了。。是不是，是不是。。
1 T- Q7 `: W$ ^5 C 对，没错，坑爹的我就遇到了这个问题。。
# k* J# p2 G1 H- j" h 我现在用的是allegro画MTK平台的板子，，但是呢，，每个新的平台MTK都会给我们相应的参考设计，尤其是Flash那块。对，没错，就是pads格式的。。
在没有研究成功的时候，，我都是对着MTK的设计在那自己lay flash，但是呢，公司要求还要仿真。经常是自己lay的到MTK那不给仿，说是要严格按照他的设计来。。这就逼着我不得不copy他们的。。。
; ]" o0 ]2 e: r$ B3 q6 d  |) A9 T+ k 于是乎，在芯片厂家的指导下，外加自己精心研究下。。。于是乎，，对，没错，，就成功了。。
& H6 v7 p, l9 e. w) k/ }' L
, ~5 M. [7 s6 X# C4 _. p. y 论坛看了很多pads转allegro的，，有的是没成功，有的是成功了不能用的。。看不下去了。。。于是乎，分享我的经验。。。
) P) R* ^/ \, \; S3 m# J/ U) a 再说一下，直接转入的时候就完全可以用，那是不可能的。。。有很多细节的地方，要处理好。。。
对了，觉得靠谱的话，可以给我加点分哦。。我不会嫌弃滴。。。。{:soso_e113:}
# h0 Z8 E0 \7 v; ~ 好了，不多说了，上附件。。。。原创哦。。。

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fengyingyueshao

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/ }" |' [' O6 D+ m0 ODatabase conversion 报告(在文件 RK3288-LPDDR3P232SD6-V12-20140623HXS.pcb 中) -- Sat Jun 29 17:35:54 2019
1 O( h; ^( F8 K1 b: a  D
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+ A& V7 _" T5 r( [. W2 i' j8 m4 f: M
"标签”图片位于层 Top 的 (-2202.69, -2117.32) 旁(图形名称:BGA636_1，ID: 6)
: D1 b# c1 z3 T: P, J- c1 G+ M: X不受为导出选定的格式支持: 不支持的对象类型。
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) Q; j  s1 w3 [( {0 m8 H不受为导出选定的格式支持: 不支持的对象类型。
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  ?: n, s6 a/ B5 y"标签”图片位于层 Top 的 (-2549.01, -1772.58) 旁(图形名称:BGA636_19X19，ID: 38)
不受为导出选定的格式支持: 不支持的对象类型。
+ M; M9 P. ~6 G. ~图片已跳过。
"标签”图片位于层 <所有层> 的 (-2549.01, -1772.58) 旁(图形名称:BGA636_19X19，ID: 38)
; W# ^" J% n/ T% \, q; W1 k不受为导出选定的格式支持: 不支持的对象类型。
图片已跳过。

请问楼主，这种情况如何解决，PADS9.5导出asc时报错的

mingtiandejiyi

我的还是不行呢，好多的帖子都试过了，一直出现
4 G4 w) I7 {6 G! sTranslating E:/SPB16.3/Allegro/temp/project/S713OBX_SUBFPC/11.asc.
Using translator version @(#)$CDS:  pads_in.exe v16-3-85D 11/3/2009 Copyr 2009 CADENCE DESIGN SYSTEMS.
Reading PADS ASCII file header.
Version = PowerPCB4.0
Route Layers = 2
3 f# f( f/ \* N Units = METRIC
Hatch mode = Vertical / Horizontal
" b% W6 ^. I+ n* b$ f9 i+ G  h Hatch grid = 0.100000, angle = 0.000000, anti-pad spacing = 0.000008
" Z5 F1 o7 w+ {/ C0 i, k/ K1 Y8 CInitializing new database.
Creating layers.
) t* t' W: D4 B0 y: CReading PADS ASCII file body.
*MISC*
) |0 w+ H6 c& U$ _. ?! P *MISC*
- C4 E0 u6 k& K2 [3 k* KInformation: CSet 1_5_6 renamed to DEFAULT

+ `) N& e7 j1 o* r5 EWarning: Allegro doesn't support default electrical CSets.
*MISC*
- \8 a* b% F5 x  ~$ J *MISC*
* _8 X0 F5 C6 { *MISC*
6 {+ z" h, i. q$ pLZ帮忙看一下什么问题呢？

08181001

导不出，求解
使用低于 PADS Layout v9.4 版本的格式导出 ASCII 时，跳过关联网络参数。
"标签”图片位于层 Top 的 (-45.58296, -70.38294) 旁(图形名称:BGA636_1，ID: 8)
不受为导出选定的格式支持: 不支持的对象类型。
/ s' C. Z. y; P  J" u图片已跳过。
( W+ g. L$ T9 O/ a' c, p  e"标签”图片位于层 <所有层> 的 (-45.58296, -70.38294) 旁(图形名称:BGA636_1，ID: 8)
不受为导出选定的格式支持: 不支持的对象类型。
图片已跳过。
使用低于 PADS Layout v9.4 版本的格式导出 ASCII 时，跳过关联网络对象。
2 D9 M0 X/ A$ O$ g使用低于 PADS Layout v9.4 版本的格式导出 ASCII 时，跳过匹配长度组关联网络。

daicy

下来看看先..........

lchpcb

学习！学习！

chenxhunter

值得学习！！！感谢分享！

sallyhuang

多谢LZ分享，

duttway

Cadence 16.3 版本已经测试完，可以转成功，不过你的文件存放路径要全英文，不能有特殊字符 或者是中文。
:lol:lol:lol:lol感谢楼主

qooop

支持原创 谢谢楼主无私分享

hui_hui0228

duttway 发表于 2013-8-7 13:11
* e' L! a9 ]! E/ k1 }Cadence 16.3 版本已经测试完，可以转成功，不过你的文件存放路径要全英文，不能有特殊字符 或者是中文。
...

( D0 I; c% ~. r这个大家都知道的好吧，，，路劲不能有中文，这个不用强调了。

duttway

hui_hui0228 发表于 2013-8-7 14:07
- S% u) P* C. B1 E9 y; s, c/ s这个大家都知道的好吧，，，路劲不能有中文，这个不用强调了。

新手，不懂。    我现在转了1小时了，还在转的状态。

hui_hui0228

duttway 发表于 2013-8-7 14:15
新手，不懂。    我现在转了1小时了，还在转的状态。

转了一个小时，，，，那就是有问题了啊。。肯定是你哪一步错了，，。转的过程很快，但是从这个brd考到另一个brd的速度很慢。

ouyanglianbing

是可以转过来，但是转过来的元件属性值没有了，如10K电阻、0.1UF的电容等，就都没有元件值了，又不能增加进去。转过来还是有漏洞，望版主再研究下是什么原因造成的？ASC文件中是有元件值的。

小懒懒

之前试过不少方法都不行，有机会可以试试lz的方法

zhongyiwaiting

0 @' X* ~* f: k, X1 V- J' E
封装是否也要替换为我司设计中所用Symbol?
或者也要先把PADS的库导为allegro的Symbol,再导入PCB文件?
请LZ详解,谢谢!

hui_hui0228

zhongyiwaiting 发表于 2013-8-12 16:35
封装是否也要替换为我司设计中所用Symbol?
或者也要先把PADS的库导为allegro的Symbol,再导入PCB文件?
请L ...

不需要，只要按我上面的步骤来，成功的话封装都是可以导进来的。。不需要另存。

hui_hui0228

ouyanglianbing 发表于 2013-8-9 09:46
! t0 h' M5 w% J/ G) O" ]8 m- X是可以转过来，但是转过来的元件属性值没有了，如10K电阻、0.1UF的电容等，就都没有元件值了，又不能增加进 ...

2 r$ I& x# [, e7 m9 T! G2 a+ d这个元件值好像BRD里面本来就不会显示吧。。要看元件值还是要看原理图的吧。