第一次LAYOUT的DDR3

星雨沉冰

本人第一次LAYOUT的DDR，学习中DDR各种信号线的处理，欢迎各高手大神前来指教，望大家多给意见，
如附件~
在线等回复

dingoboy

chuxuepcb 发表于 2013-8-29 10:26
4 M' ~( c1 Q# m我也遇到这个问题，不知道你是怎么解决的，我的都是1个DDR3(DDR2)

一片DDR，就不存在拓扑和分支长度这一说了。都是点到点的。

chuxuepcb

dingoboy 发表于 2013-8-7 14:05
地址和控制命令线的菊花链拓扑分支长度太长了。

我也遇到这个问题，不知道你是怎么解决的，我的都是1个DDR3(DDR2)

星雨沉冰

小小的奢求 发表于 2013-8-16 13:56
0 U. h. t* K/ y. i( Y你这个是pads哪个版本的啊？我9.3的都打不开

PADS 9.5的。。。后上传了07版

神话20121111

没有过3W

wpc4208211

对于LZ第一次画的DDR，看的出来基本功很好。可惜功能信号没搞清楚。
' Q  S* c; C; P2 M) D( E7 r 稍微说几点，欢迎指正：
0 U. ~& d' E4 f1，DQS该走差分，全部走成了单根。
2，CLK的时钟匹配电阻不知道是不是有问题，没见过那样匹配的。
3，VREF走线太细了。最好加粗。
4，地址线的间距最好做到3W。
' C9 Y! m! _( w+ n+ o3 ?5，地最好就近打孔。
6，地址线不要穿电阻容器件。
; w! D9 ]; P6 ~$ @只是粗略的看了下。后来发现层叠都没弄，估计LZ随便画了下。还有的没连接上。

星雨沉冰

wpc4208211 发表于 2013-8-6 15:36
对于LZ第一次画的DDR，看的出来基本功很好。可惜功能信号没搞清楚。
; J$ ^' S+ x1 l! H 稍微说几点，欢迎指正：
1，DQS该走 ...

先谢了
+ D9 Z8 x9 z' N8 `0 M本人一直LAYOUT两层板，工作方面没接触DDR相关LAYOUT，故自己学习，希望能有进步的空间
因为主要想LAYOUT DDR的线，叠层没加进去，本打算叠层是 1S 2G 3P 4S
LS提出的意见，我会好好琢磨；
! w2 R9 O' g$ U! h" K: }但信号线方面的详细走线技巧和处理方式确实不清楚，目前只知道基本的等长之类
有没有相关的资料可以提供学习
还有就是我那些地址线走那么长会有影响吗？

mylive

CPU的数据手册都会提到这些走线规则的。按照规则走。
1、线宽3~5mil
2、CK,DQS按差分对要求走，线差最好限制10mil。
' M5 S1 u2 ~4 [4 i& d2 u3、DQ分高低字节，参考DQS做组内等长，线差范围+-150mil；
( D) t9 c' F. w8 R! {# @, O" \4、地址线参考CK做等长，线差范围+-300mil；
# X) ?8 b" {0 \- Q5、CK与DQS线差+-250mil

dingoboy

地址和控制命令线的菊花链拓扑分支长度太长了。

q444709812

两颗DDR3换一下位置在往右移,走线会短很多.

星雨沉冰

谢谢
给位宝贵的意见，会把问题纠正过来，{:soso_e113:}发现问题的继续提，偶需要大神们大力支持与指导

hanbingchong

address的线太长了，能改成fly-by的形式的。

qiushaobo

我也没划过DDR之类的板子，学习下

layoutpp

学习经验

小小的奢求

你这个是pads哪个版本的啊？我9.3的都打不开

myl593799546

楼主不赖啊，俺菜。来观摩下

迷雾森林

楼主有一点基础，学起来应该比较容易上手

chengli915

楼主，能降下版本吗？可怜的人打不开哦！