请高手帮我解读一下一下信息。

lt169

这是我设置XNET等长后，布线完成对线进行show element 弹出的信息：
$ }8 }2 P% y# J' j; P/ s% A$ J我明明设置的XNET是 是 Total Ecth Length ：min = 2000 MIL , max = 2100 MIL
在Reletive  propagation delays  中设置的公差是 0:100 (mil)
为什么会出现“ (RDly) (Xnet=IDE_D9) U3.D17 to IDE1.6  min= 2191 MIL  max= 2391 MIL  actual= 2362 MIL
6 P! \: g  z$ N                   target=  (IDE_D9) U3.D17 to IDE1.6”
& L( b6 L8 U6 C这个结果？

4 l: ^) W) l' W2 s附：该线的网络具体情况是从 U3 .D1------ RN(排阻) --------0（过孔）-------------- IDE1.6
                                                                                            |
                                                                                             -----------------------------------CF1.48                 
. {8 ^1 n  L1 M# i' W
+ B: [& {: z2 F4 s8 ]) v我的意图是设置 U3.D17 到 IDE1.6 线长为2000 ～ 2100 （MIL）而不计 过孔到CF1.48  线长。
我这样设置对不对啊？应该怎么做呢？
9 ~- R" \* }- h5 ]/ G, _4 v  v
第二个问题：RDly 与 totE 分别表示什么？
# m; L1 L- `0 @& q+ u) g- H

LISTING: 1 element(s)
# d3 V- I, ?* A: M6 g3 I- L              < NET >              
) g  `0 t' ?, n% t: ?  Net Name:            IDE_D9
3 P* a" e1 f$ X' I0 C( y' k  Member of XNet:      IDE_D9
; @) g# u: v2 I( ^0 G$ V5 d  Member of Bus:       IDE_DATA_BUS
  Pin count:              3
  Via count:              2
' I/ d/ G6 x4 C$ J- D! Z: Q$ l: [  Total etch length:      2662 MIL
. l, k* J7 d* f7 `, [3 m- Q  Total manhattan length: 2064 MIL
  Percent manhattan:      128.97%
% n  C& r$ o8 ?0 ~; \  Pin                     Type      SigNoise Model       Location
  ---                     ----      --------------       --------
  f5 D" Y- g  }  v- `  IDE1.6                  BI        CDSDefaultIO         (5901 376)
  CF1.48                  UNSPEC                         (6137 1525)
2 z; S  p7 s, i. ]  m& [, y  RN6.1                   UNSPEC    RN6_22               (6623 1718)
  No connections remaining
3 p# D$ B: _. ^' ^  Properties attached to net
    BUS_NAME          = IDE_DATA_BUS
    LOGICAL_PATH      = @ls2f_motherboard.schematic1(sch_1):ide_d9
    NET_SPACING_TYPE  = IDE
" D4 V/ Q/ [) S  t    TOTAL_ETCH_LENGTH = 2000 MIL:
; f4 m" D! P  J' l0 T8 d, L6 v  Electrical Constraints assigned to net
    total etch length: min=2000 MIL  max=none
  Constraint information:
    (RDly) (Xnet=IDE_D9) U3.D17 to IDE1.6  min= 2191 MIL  max= 2391 MIL  actual= 2362 MIL
                   target=  (IDE_D9) U3.D17 to IDE1.6
            (6802,2198) pin U3.D17,BI,TOP/TOP
' H. l9 d5 M+ P: \9 F$ v! F" D, V      506 MIL cline TOP
1 l- k3 j# E; k" X            (6623,1782) pin RN6.2,UNSPEC,TOP/TOP
, A: s, e; d4 ?# w9 ]" x            (6623,1718) pin RN6.1,UNSPEC,TOP/TOP
0 J1 s! c+ B, x' x      41 MIL cline TOP
* U2 V. f/ L4 M- w# r( K            (6623,1677) via TOP/BOTTOM
      746 MIL cline TOP
+ g' B& }6 U; N8 U9 ?; K            (6597,942) via TOP/BOTTOM
      1070 MIL cline TOP
            (5901,376) pin IDE1.6,BI,TOP/TOP
    (totE) (Xnet=IDE_D9)  min= 2000 MIL  actual= 3168 MIL
      805 MIL cline BOTTOM
      41 MIL cline TOP
: o0 k* U1 `6 S5 \) R4 O      746 MIL cline TOP
0 m  G6 Z& \  C2 V4 @      1070 MIL cline TOP
* S# f  `$ \  H      506 MIL cline TOP
2 g8 N6 r7 z2 o6 _' G  Member of Groups:
% A( d4 x8 h7 t6 y3 z$ W2 R) W+ `    XNET            : IDE_D9
4 J# t6 l4 r& S2 H( y
) H+ _/ z% g& ]" o& P4 Y先谢谢了。。

madin

个人认为（郁闷必须加这个，怕又被砸）  你是否应该设置一下PIN PAIR呢？？？

lt169

PIN PAIR 已经加成功了。
  b- e! J; E! }6 X/ [5 W3 n是的，必须加这个。

ijiqux838

以前我也出现过这样的问题，我想应该是优先级的问题，当两个设置间有冲突并且系统允许时，以优先级比较高的设置做为软件的设置。你不但设置了Total Ecth Length ：min = 2000 MIL , max = 2100 MIL，还在Reletive  propagation delays  中也设置的公差是 0:100 (mil) ，所以会以Reletive  propagation delays做为软件的设置。要是在Reletive  propagation delays中设置的公差是 0:50 (mil) ，并且基准线是2050MIL时，可能两个设置都起作用了。有待高手的看法。

alexchen

兄弟，你这个问题解决没有啊？我也遇到了类似问题。我看了很多关于xnet设置的文章，完全一步一步按照他们的说法去做的，还是出现了这个问题。
我觉得不是pin pair的问题，也不是优先级的问题，因为，我里面只有相对等长时（没有total etch length限制）还是一样。
3 W/ O1 Q: e8 @8 q+ }* O5 w如果你解决了，麻烦给我发个mail教教我，dunfa.chen@hotmail.com。不胜感激！