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[仿真讨论] 如何计算信号布线的最大长度限制,我用的是24MHZ的晶振,

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    [LV.3]偶尔看看II

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    1#
    发表于 2013-9-23 17:37 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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    如题,24MHZ的晶振最大走线长度如何计算,看到很多帖子都是1000mil 不知道什么根据,SI上怎么做的?

    该用户从未签到

    2#
    发表于 2013-9-24 09:31 | 只看该作者
    通过的计算是:4 f) Y1 y! u# ]0 x6 g6 @
    不端接匹配下,布线长度的延时<=1/6 *上升时间;
    # m" {! C6 w3 x* Y1 e若上升时间取1ns,则在FR4板材、微带走线方式下,布线长度<=1inch=1000mil

    该用户从未签到

    3#
    发表于 2013-9-24 20:40 | 只看该作者
    影响布线长度的因素:
    5 I& p, q8 y0 h+ y  o7 e1.端接情况,不匹配情况下信号延迟和上升沿满足一定关系;
    . t( @0 q$ M; u- v! u2.串扰,走线越长引入的串扰就越大;# }, J# j1 j2 U6 b
    3.高频衰减,由于PCB材料对高频的衰减要大于低频,所以布线越长高频信号衰减越明显,则信号边沿变缓;

    该用户从未签到

    4#
    发表于 2013-9-30 16:00 | 只看该作者
    个人觉得楼主的问题有点模糊。是问晶振走线的长度吗?如果是,那么我想说的是晶振尽量靠近CPU就好了,具体多长没有一个确定的值,走线加粗,不要穿过比如电感、连接器等器件下方。如果单纯的说走线长度,这是一个SI上常见的一个问题,论坛里面有帖子说过,就不再赘述了。

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