DDR3走线分组

ggbingjie

天翼 发表于 2013-11-21 16:11
具体DDR3信号走线等长，以16bit DDR3 为例
一、时钟信号CLK
  时钟信号CLK 的长度要求如下：

9 P8 Y9 ?; m8 ?% l+ v7 A+ s0 d我想问下数据组和数据组之间有没有长度控制要求？因为我觉得比如cpu是32位的处理器，应该一次处理32位数据，两个字节的数据，这两个字节的数据应该在时序上也有一定的时序要求的
3 R! C) i1 Y  |

lzwandny

天翼 发表于 2013-11-21 16:11
# S1 {& u0 S0 O! V. K! U  j, Q* ^6 f2 I具体DDR3信号走线等长，以16bit DDR3 为例
一、时钟信号CLK
  时钟信号CLK 的长度要求如下：

阻抗设置有什么要求呢？

lzwandny

天翼 发表于 2013-11-21 16:11
* w+ j' _& V4 n3 [2 b2 j1 W具体DDR3信号走线等长，以16bit DDR3 为例
1 C5 {% J# P( P  E3 ]; R9 S, e一、时钟信号CLK
  时钟信号CLK 的长度要求如下：

时钟差分线的NECK模式走线最好不要超过时钟线总长的多少为宜啊？

killer00

以16bit DDR3 为例,走线分以下几大组：
9 {3 n% p; e. a6 Z, [1、时钟信号CLK。
! m' U9 C+ [+ O2 M: X2、数据选通信号线DQS。9 ~7 Q8 X# R7 ^; g6 `
0 P8 Z% X- ]$ Q  m3 ?3、数据信号线DQ[0:31]。
  (1) DQ[7:0]以DQS0 为一组。. l6 J0 F: J. Q5 y$ O0 Z
: w' J* [1 G1 ^5 Z& B  (2) DQ[15:8]以DQS1 为一组。
  (3) DQ[23:16]以DQS2 为一组。( Q: T" H0 f3 O( X: {6 u" w7 c/ t
  (4) DQ[31:24]以DQS3 为一组。" g' p. L7 D/ h4 }( t
; c; W$ P# C9 l" [' ]  数据走线推荐以 GND 层为参考平面，在无法满足的情况下，要求同组同层走线。
4、数据掩码信号线 [0:3]；; o8 z2 ?) b1 `* \
8 `: i- n5 c6 ^, Z, `2 j' f$ O* @5、地址信号线ADDR[0:14]；8 v; a. U) ?; a8 X* p: `; M
6、控制信号线BA[0:2]、DM、CKE、CSN、WEN、CASN、RASN、ODT；

LX0105

控制和地址线等长，
* Q% A/ q* Y2 c# k$ W1 W$ \' e1 M* ]DQS线和时钟等长。
" ~: }1 m0 h4 iDQ数据线和同组的DQS线等长。

egomehoho

:):)