DDR3走线分组

ggbingjie · 发表于 2014-12-4 16:31

天翼发表于 2013-11-21 16:11; h+ }1 R7 k: ?) K+ K) I* B; j
具体DDR3信号走线等长，以16bit DDR3 为例
5 f; }7 w/ ~2 M- W! l5 o2 m一、时钟信号CLK# l7 O: D; n* q) o: W3 ]+ r h
时钟信号CLK 的长度要求如下：

我想问下数据组和数据组之间有没有长度控制要求？因为我觉得比如cpu是32位的处理器，应该一次处理32位数据，两个字节的数据，这两个字节的数据应该在时序上也有一定的时序要求的

lzwandny · 发表于 2014-12-4 22:39

天翼发表于 2013-11-21 16:112 w( H* h1 u1 O' B
具体DDR3信号走线等长，以16bit DDR3 为例9 l" \5 {1 T0 G' F1 K& G0 |
一、时钟信号CLK( ?3 Q# z0 Z6 Q* {
时钟信号CLK 的长度要求如下：

阻抗设置有什么要求呢？

lzwandny · 发表于 2014-12-4 23:04

天翼发表于 2013-11-21 16:11
& ^$ s6 `4 b8 x5 e' e具体DDR3信号走线等长，以16bit DDR3 为例
' o5 J; h) {3 q2 k# ^, j% o一、时钟信号CLK
, U0 ~# I. C9 R5 _! G 时钟信号CLK 的长度要求如下：

时钟差分线的NECK模式走线最好不要超过时钟线总长的多少为宜啊？

killer00 · 发表于 2014-12-18 13:03

以16bit DDR3 为例,走线分以下几大组：
1、时钟信号CLK。
2、数据选通信号线DQS。9 ~7 Q8 X# R7 ^; g6 `
3、数据信号线DQ[0:31]。
  (1) DQ[7:0]以DQS0 为一组。. l6 J0 F: J. Q5 y$ O0 Z
  (2) DQ[15:8]以DQS1 为一组。
  (3) DQ[23:16]以DQS2 为一组。( Q: T" H0 f3 O( X: {6 u" w7 c/ t
  (4) DQ[31:24]以DQS3 为一组。" g' p. L7 D/ h4 }( t
  数据走线推荐以 GND 层为参考平面，在无法满足的情况下，要求同组同层走线。
4、数据掩码信号线 [0:3]；; o8 z2 ?) b1 `* \
5、地址信号线ADDR[0:14]；8 v; a. U) ?; a8 X* p: `; M
6、控制信号线BA[0:2]、DM、CKE、CSN、WEN、CASN、RASN、ODT；

LX0105 · 发表于 2014-12-22 14:34

控制和地址线等长，
DQS线和时钟等长。
DQ数据线和同组的DQS线等长。

egomehoho · 发表于 2015-3-6 21:21

:):)

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