DDR3走线分组

flywinder

请教大家，DDR3走线要分几组呢，每组是哪些线呢

天翼

具体DDR3信号走线等长，以16bit DDR3 为例
% S+ ^" }+ {* ?  Y一、时钟信号CLK
  时钟信号CLK 的长度要求如下：
; C' L9 ^; r% g6 w  1、CLK 信号走线长度最长不能超过4inch；
- B4 y$ u1 O2 K8 F0 m( X  2、CLK 差分对信号走线严格走差分，差分对内部走线的长度差推荐小于5mil，即：
1 Q$ ]4 C, n) b3 u: V7 D* W     |LCLKxP-LCLKxN| < 5mil；
  3、DDR 走线线宽和线间距不能小于4mil。
) ?; L! N/ L( h1 |* D8 j% W二、数据选通信号线DQS
  数据选通信号线DQS 的长度要求如下：
% j3 x3 A& _! Y( Z5 {6 y6 S* T  1、DQS 差分对内部两根信号线严格等长，差分走线长度偏差推荐小于5mil，即：
% w8 Y' s4 D3 o2 `8 {7 R     |LDQSxP-LDQSxN| < 5mil；
  2、DQS 以CLK 时钟走线长度为参照进行走线，其走线长度相对于CLK 的走线长度
     允许的偏差为±250mil，即：LDQSx = LCLKx +/- 250mil。
7 A5 m( m; W, |  e3 ]三、数据信号线DQ[0:31]
   数据信号线DQ[31：0]的走线长度以DQS 作为参考，偏差50mil，具体如下：
   1、DQ[7:0]以DQS0 的走线长度为参照进行走线，允许偏差范围为50mi，即：
+ @0 T- P9 M5 A) Q1 n- R      LDQ[7:0] = LDQS0 +/- 50mil；
   2、DQ[15:8]以DQS1 的走线长度为参照进行走线，允许偏差范围为50mil，即：
+ F0 Z5 b& B, Q: F0 \      LDQ[15:8] = LDQS1 +/- 50mil；
& W# T, Q0 C1 L   3、DQ[23:16]以DQS2 的走线长度为参照进行走线，允许偏差范围为50mil，即：
( F6 \, i5 w, @7 [$ S- {      LDQ[23:16] = LDQS2 +/- 50mil；
3 _( K6 Q. P2 O; s  n$ L" X   4、DQ[31:24]以DQS3 的走线长度为参照进行走线，允许偏差范围为50mil，即：
7 r2 m- r3 t( S      LDQ[31:24] = LDQS3 +/- 50mil；
! ~* C. g' {/ X, }% C0 [   5、数据走线推荐以 GND 层为参考平面，在无法满足的情况下，要求同组同层走线。
四、数据掩码信号线 DM
    数据掩码信号线DM 的走线长度以DQS 为参考，要求如下：
    1、DM0 以DQS0 的走线长度为参照进行走线，允许偏差范围为50mil。
; e, n: P) m5 k0 M" i# T    2、DM1 以DQS1 的走线长度为参照进行走线，允许偏差范围为50mil。
    3、DM2 以DQS2 的走线长度为参照进行走线，允许偏差范围为50mil。
    4、DM3 以DQS3 的走线长度为参照进行走线，允许偏差范围为50mil。
五、地址信号线ADDR[0:14]
( T5 o! w2 o/ U# |" l0 s2 g5 N    地址信号线ADDR[0:14]的长度要求如下：
5 A1 V8 k7 C7 P% M! ]/ {' c    1、ADDR[0:14]以CLK 时钟走线长度为参照进行走线，允许的差范围为100mil，即：
1 b  ]& ~) S$ ~2 a( i, p       LADDR = LCLK +/- 100mil；
    2、地址线采用 T 型走线，T 点到Hi3531 端管脚的走线，最长不超过2inch；T 点到
  ^6 h  E: {( V       DDR 颗粒端管脚的走线，最长不超过1inch。
* D2 Q3 r' G/ l" W( o3 \$ q六、控制信号线
    控制信号线BA[0:2]、DM、CKE、CSN、WEN、CASN、RASN、ODT 的长度要求如
: _- l  b+ u9 G+ K    下：
    1、控制信号线以 CLK 时钟走线长度为参照进行走线，允许偏差范围为100mil；
" m; G$ H, k7 X+ L; Q9 \    2、为减小信号反射，建议所有 DDR3 SDRAM 接口信号走线避免穿越电源地分割区  
       域，保持完整的电源地参考平面，单板PCB 设计时传输线阻抗控制在50Ω±
       10%，DDR3 时钟差分线阻抗控制在100Ω±10%。

以上仅供参考，这个是支持总线频率：533MHz～620MHz，如频率跑的低可以适当放大误差。

天翼

地址线和控制命令线可以按照一组来画，这个遵循2W原则就可以了。而数据基本上要遵循3W原则，CLK可以尽量大于3W。
按照上面的说明，一组一组的分好，再去做等长就可以了。

flywinder

) A  u# F0 L2 C

天翼 发表于 2013-11-19 13:55
以16bit DDR3 为例,走线分以下几大组：
- r* D+ \7 k: O6 ~2 `1、时钟信号CLK。
2、数据选通信号线DQS。

. W: ~$ X4 O/ F5 t* m走线时要求同组等长，是只分分数据组和地址组么？
7 F/ @7 u+ ?. e; p8 _控制信号线和地址信号线要等长吧？

天翼

以16bit DDR3 为例,走线分以下几大组：
$ j  A; D, U) g& w6 k1、时钟信号CLK。
2、数据选通信号线DQS。
0 e! l, V/ q' n9 B) u3、数据信号线DQ[0:31]。
" j, g$ S; v* Y  (1) DQ[7:0]以DQS0 为一组。
  (2) DQ[15:8]以DQS1 为一组。
  (3) DQ[23:16]以DQS2 为一组。
! M, J( E- h: {2 s  (4) DQ[31:24]以DQS3 为一组。
8 h) S4 c0 d# q  数据走线推荐以 GND 层为参考平面，在无法满足的情况下，要求同组同层走线。
4、数据掩码信号线 [0:3]；
5、地址信号线ADDR[0:14]；
6、控制信号线BA[0:2]、DM、CKE、CSN、WEN、CASN、RASN、ODT；

flywinder

天翼 发表于 2013-11-21 16:11
9 z5 h% C& ~6 r" `; I; {- ^具体DDR3信号走线等长，以16bit DDR3 为例
一、时钟信号CLK
$ z7 h% B2 f7 R: q7 _  时钟信号CLK 的长度要求如下：

- s  @+ r6 C  t1 @3 `+ M3 D& j嗯，受教了，谢谢如此详细的解答
6 T9 \( Z+ Q9 {: M
" s% ?7 g( o% C. }( n9 _看了jimmy版主的视频，具体走线时分组似乎有点小不同：
4 T- n5 C& M' b) H' t. a6 T3 o' ?
pcb上具体走线时：  以16bit DDR3 为例
- S4 T% d* m- X
/ n9 p9 W1 x$ E数据组分四组：
0 U& i2 E1 D1 a: q" S$ N+ h7 E/ e每组包括：DQ(8),DQS(2),DM(1)
地址线一组：
每组包括：ADDR(15),BA(3),DM,CKE,CSN、WEN、CASN、RASN、ODT ,CLK/CLK-N

* H0 }( \8 \9 [6 o' P8 \不知道你们走线时是怎么分组的，是不是地址线和控制命令线分开分成两组？

按上面的分发，要求同组同层的话，地址线这组显得有点多，走线时应该会占很多空间

刚学这个，很多还知识耳闻目染，谢谢哦
7 S% l; V, l1 D- @! C
{:soso_e163:}

flywinder

天翼 发表于 2013-11-21 17:55
地址线和控制命令线可以按照一组来画，这个遵循2W原则就可以了。而数据基本上要遵循3W原则，CLK可以尽量大 ...

嗯，谢谢啊，记得在哪里见到过有说同组的线过孔数要一样，可是看到的板子几乎都没有这样做呢

难道是我理解错了？

monica9803

学习了

ang629

我也是纳闷，都说要同组同层同过孔，不过看到的板子好多都没这样做，毕竟这样做在板子面积有限的情况下太难了，包括原厂的demo同组数据线也是分了3层走线(top bottom S1),但是不知道他们是怎么控制不同层的影响的

semisky100

精辟

lhc9255

受教了！谢谢楼主

chuxuepcb

ang629 发表于 2013-12-4 17:11
我也是纳闷，都说要同组同层同过孔，不过看到的板子好多都没这样做，毕竟这样做在板子面积有限的情况下太难 ...

同感

wbm03yd2

学习了，谢谢！

cxt668

天翼 发表于 2013-11-21 16:11
具体DDR3信号走线等长，以16bit DDR3 为例
. n5 s1 ?8 E6 b8 o$ O一、时钟信号CLK
  时钟信号CLK 的长度要求如下：

6 C. l  @5 X' h. M- U4 F5 |受教了，谢谢！