DDR3走线分组

flywinder

请教大家，DDR3走线要分几组呢，每组是哪些线呢

天翼

具体DDR3信号走线等长，以16bit DDR3 为例
! i* k) V7 e+ o一、时钟信号CLK
  时钟信号CLK 的长度要求如下：
4 k% a3 S. ^' q5 I! @  g$ ~0 s% m: f  1、CLK 信号走线长度最长不能超过4inch；
  2、CLK 差分对信号走线严格走差分，差分对内部走线的长度差推荐小于5mil，即：
7 ]9 a7 i& s; v) N$ K3 s     |LCLKxP-LCLKxN| < 5mil；
$ n/ u$ y7 B) {# M  3、DDR 走线线宽和线间距不能小于4mil。
" J( {7 U8 _$ E- e二、数据选通信号线DQS
  数据选通信号线DQS 的长度要求如下：
  1、DQS 差分对内部两根信号线严格等长，差分走线长度偏差推荐小于5mil，即：
     |LDQSxP-LDQSxN| < 5mil；
  2、DQS 以CLK 时钟走线长度为参照进行走线，其走线长度相对于CLK 的走线长度
. B4 J0 S6 t+ ?( m6 w' q& i( B     允许的偏差为±250mil，即：LDQSx = LCLKx +/- 250mil。
# S' U" k9 V- `8 f3 D0 u" c& ^0 g三、数据信号线DQ[0:31]
+ [- Z4 O+ {) G   数据信号线DQ[31：0]的走线长度以DQS 作为参考，偏差50mil，具体如下：
   1、DQ[7:0]以DQS0 的走线长度为参照进行走线，允许偏差范围为50mi，即：
0 G' V4 o# G% A' A* z& K1 b* F      LDQ[7:0] = LDQS0 +/- 50mil；
* d: J) D8 ?0 k  N4 [   2、DQ[15:8]以DQS1 的走线长度为参照进行走线，允许偏差范围为50mil，即：
      LDQ[15:8] = LDQS1 +/- 50mil；
   3、DQ[23:16]以DQS2 的走线长度为参照进行走线，允许偏差范围为50mil，即：
      LDQ[23:16] = LDQS2 +/- 50mil；
   4、DQ[31:24]以DQS3 的走线长度为参照进行走线，允许偏差范围为50mil，即：
2 b2 c' m) W; m/ D* Y      LDQ[31:24] = LDQS3 +/- 50mil；
   5、数据走线推荐以 GND 层为参考平面，在无法满足的情况下，要求同组同层走线。
0 t0 v, J7 u3 M四、数据掩码信号线 DM
2 Y3 B( a/ M: k4 d$ S! Q7 T  L    数据掩码信号线DM 的走线长度以DQS 为参考，要求如下：
    1、DM0 以DQS0 的走线长度为参照进行走线，允许偏差范围为50mil。
- ?& a! B8 b8 K3 k& G, n7 |2 k    2、DM1 以DQS1 的走线长度为参照进行走线，允许偏差范围为50mil。
) t6 I9 n4 {* o- W    3、DM2 以DQS2 的走线长度为参照进行走线，允许偏差范围为50mil。
    4、DM3 以DQS3 的走线长度为参照进行走线，允许偏差范围为50mil。
( C' {# c) c0 I0 B, P1 |五、地址信号线ADDR[0:14]
8 C& ]4 ]3 Y' z& `9 B. u9 S    地址信号线ADDR[0:14]的长度要求如下：
# n1 q9 x& r/ H+ Y. e2 q2 j: d- H+ t    1、ADDR[0:14]以CLK 时钟走线长度为参照进行走线，允许的差范围为100mil，即：
       LADDR = LCLK +/- 100mil；
    2、地址线采用 T 型走线，T 点到Hi3531 端管脚的走线，最长不超过2inch；T 点到
       DDR 颗粒端管脚的走线，最长不超过1inch。
0 F) d( n; r" Y! n  z  D4 }六、控制信号线
/ G& m) R! a( _$ B* c8 E    控制信号线BA[0:2]、DM、CKE、CSN、WEN、CASN、RASN、ODT 的长度要求如
    下：
    1、控制信号线以 CLK 时钟走线长度为参照进行走线，允许偏差范围为100mil；
    2、为减小信号反射，建议所有 DDR3 SDRAM 接口信号走线避免穿越电源地分割区  
/ h# Z% Z4 t4 T4 i" P       域，保持完整的电源地参考平面，单板PCB 设计时传输线阻抗控制在50Ω±
       10%，DDR3 时钟差分线阻抗控制在100Ω±10%。

" ^; ?6 W2 e, x0 C8 v/ i以上仅供参考，这个是支持总线频率：533MHz～620MHz，如频率跑的低可以适当放大误差。

天翼

地址线和控制命令线可以按照一组来画，这个遵循2W原则就可以了。而数据基本上要遵循3W原则，CLK可以尽量大于3W。
* c. a0 @2 ~% Z按照上面的说明，一组一组的分好，再去做等长就可以了。

flywinder

$ ]: J: M0 B  x$ b

天翼 发表于 2013-11-19 13:55
以16bit DDR3 为例,走线分以下几大组：
, R* x, X- H+ W1 _2 L1、时钟信号CLK。
  Q" Z5 Y2 R+ [2、数据选通信号线DQS。

7 R$ C9 p- S, i: i+ l8 h
9 R6 q% d, a6 F* k走线时要求同组等长，是只分分数据组和地址组么？
控制信号线和地址信号线要等长吧？

天翼

以16bit DDR3 为例,走线分以下几大组：
6 t6 b6 F/ q+ n8 z7 J4 y% N1、时钟信号CLK。
2、数据选通信号线DQS。
3、数据信号线DQ[0:31]。
  (1) DQ[7:0]以DQS0 为一组。
  (2) DQ[15:8]以DQS1 为一组。
  (3) DQ[23:16]以DQS2 为一组。
  (4) DQ[31:24]以DQS3 为一组。
  数据走线推荐以 GND 层为参考平面，在无法满足的情况下，要求同组同层走线。
/ h3 |; c0 o5 D- c' B3 [/ d! F4、数据掩码信号线 [0:3]；
& I' S/ I8 \5 Q6 P% }: m( v+ V5、地址信号线ADDR[0:14]；
6、控制信号线BA[0:2]、DM、CKE、CSN、WEN、CASN、RASN、ODT；

flywinder

天翼 发表于 2013-11-21 16:11
6 {- G$ Y7 ]+ G6 W# m+ L3 a9 F) u) _具体DDR3信号走线等长，以16bit DDR3 为例
一、时钟信号CLK
9 [  E+ K5 `( Y9 \3 I# c+ m! |( T9 B  时钟信号CLK 的长度要求如下：

, M4 {$ y$ s+ O% x5 u0 w3 U嗯，受教了，谢谢如此详细的解答
/ Z: `- a+ A6 {4 L' o. x
/ x0 h1 f5 W6 _4 L/ V  X' g看了jimmy版主的视频，具体走线时分组似乎有点小不同：

pcb上具体走线时：  以16bit DDR3 为例

9 X9 m! H3 ]6 U0 Z0 x数据组分四组：
每组包括：DQ(8),DQS(2),DM(1)
6 ?# ?) Y- M# u8 v地址线一组：
每组包括：ADDR(15),BA(3),DM,CKE,CSN、WEN、CASN、RASN、ODT ,CLK/CLK-N
: X3 z( V# N1 D  S
不知道你们走线时是怎么分组的，是不是地址线和控制命令线分开分成两组？

按上面的分发，要求同组同层的话，地址线这组显得有点多，走线时应该会占很多空间

刚学这个，很多还知识耳闻目染，谢谢哦
# L6 g6 G4 T: {( A2 w# }& r
{:soso_e163:}

flywinder

天翼 发表于 2013-11-21 17:55
地址线和控制命令线可以按照一组来画，这个遵循2W原则就可以了。而数据基本上要遵循3W原则，CLK可以尽量大 ...

3 H( P( y! y/ v) H) b7 ~; B& m& l7 C嗯，谢谢啊，记得在哪里见到过有说同组的线过孔数要一样，可是看到的板子几乎都没有这样做呢
9 H2 z. I, y, X6 T3 k$ z4 |" i- V
4 \: J5 p2 y- P% w, T6 K5 x. A难道是我理解错了？

monica9803

学习了

ang629

我也是纳闷，都说要同组同层同过孔，不过看到的板子好多都没这样做，毕竟这样做在板子面积有限的情况下太难了，包括原厂的demo同组数据线也是分了3层走线(top bottom S1),但是不知道他们是怎么控制不同层的影响的

semisky100

精辟

lhc9255

受教了！谢谢楼主

chuxuepcb

ang629 发表于 2013-12-4 17:11
我也是纳闷，都说要同组同层同过孔，不过看到的板子好多都没这样做，毕竟这样做在板子面积有限的情况下太难 ...

同感

wbm03yd2

学习了，谢谢！

cxt668

天翼 发表于 2013-11-21 16:11
具体DDR3信号走线等长，以16bit DDR3 为例
" @4 X5 u: b$ F; F4 U: {一、时钟信号CLK
+ U+ g2 D, x/ q! m  时钟信号CLK 的长度要求如下：

7 j: N  u. U* Q! S4 J) Z. ~受教了，谢谢！