具体DDR3信号走线等长,以16bit DDR3 为例
$ a0 l! ~" i. B. {5 Y, Q一、时钟信号CLK x* x9 p6 g: e- J9 v
时钟信号CLK 的长度要求如下:0 ?2 S' w$ l3 _/ A. I* `( G3 [$ K( @
1、CLK 信号走线长度最长不能超过4inch;
% T% I# x& d3 Y1 f- D9 Z1 k 2、CLK 差分对信号走线严格走差分,差分对内部走线的长度差推荐小于5mil,即:
& S) }) x' W' `+ f7 k, } |LCLKxP-LCLKxN| < 5mil;3 Y3 W+ z; l9 T) _( }5 F2 u
3、DDR 走线线宽和线间距不能小于4mil。. @+ g( g0 {2 P5 w/ |: h
二、数据选通信号线DQS1 F! K- e) _1 }+ J0 X* A" [
数据选通信号线DQS 的长度要求如下:; o; T- ?$ q- C, O0 m$ ]
1、DQS 差分对内部两根信号线严格等长,差分走线长度偏差推荐小于5mil,即:
2 I7 |4 N P( b% Y/ z$ P |LDQSxP-LDQSxN| < 5mil;
, z* U, u* [& e1 b. I( Q! o 2、DQS 以CLK 时钟走线长度为参照进行走线,其走线长度相对于CLK 的走线长度1 j# i+ E( y* Z l
允许的偏差为±250mil,即:LDQSx = LCLKx +/- 250mil。 k/ ` u, a# u, Z' J1 K
三、数据信号线DQ[0:31]
% T6 F6 J- }9 n* a 数据信号线DQ[31:0]的走线长度以DQS 作为参考,偏差50mil,具体如下: U" B) a1 ~" f" a% B0 t
1、DQ[7:0]以DQS0 的走线长度为参照进行走线,允许偏差范围为50mi,即:
+ l' I; s0 r5 s+ k6 {4 x/ P. N LDQ[7:0] = LDQS0 +/- 50mil;( E( y: J. Y ]" \" { H
2、DQ[15:8]以DQS1 的走线长度为参照进行走线,允许偏差范围为50mil,即:. _* j" G1 Z8 W9 }/ K
LDQ[15:8] = LDQS1 +/- 50mil;: p, n( {( R1 s7 z9 ~! |) Q
3、DQ[23:16]以DQS2 的走线长度为参照进行走线,允许偏差范围为50mil,即:
* N9 S1 s+ H& g4 N; E! {% E; L LDQ[23:16] = LDQS2 +/- 50mil;
( f: _) M7 _% M) J8 q8 w 4、DQ[31:24]以DQS3 的走线长度为参照进行走线,允许偏差范围为50mil,即:8 p, q# x6 R4 `" [. b' n
LDQ[31:24] = LDQS3 +/- 50mil;0 A! G1 n8 w ?, e
5、数据走线推荐以 GND 层为参考平面,在无法满足的情况下,要求同组同层走线。
: N; Y* {' C/ C$ f9 h四、数据掩码信号线 DM
) H% g5 v. c6 v 数据掩码信号线DM 的走线长度以DQS 为参考,要求如下:
`' f* Y& G8 i2 P( m! C6 u( [. \ 1、DM0 以DQS0 的走线长度为参照进行走线,允许偏差范围为50mil。
, w" g3 [ n5 S# h+ P2 ~. R 2、DM1 以DQS1 的走线长度为参照进行走线,允许偏差范围为50mil。
/ i! H! B* A6 U* l 3、DM2 以DQS2 的走线长度为参照进行走线,允许偏差范围为50mil。
/ ?4 B' O' X* Z 4、DM3 以DQS3 的走线长度为参照进行走线,允许偏差范围为50mil。
2 u9 }7 q% ], e2 z; S; R' l0 F3 C五、地址信号线ADDR[0:14]
( d- J/ b1 @, |0 u" C 地址信号线ADDR[0:14]的长度要求如下:8 d+ b7 g& ` m# u
1、ADDR[0:14]以CLK 时钟走线长度为参照进行走线,允许的差范围为100mil,即:
: n+ K' f9 _5 K LADDR = LCLK +/- 100mil;1 ~6 E1 o1 U6 I0 E6 h
2、地址线采用 T 型走线,T 点到Hi3531 端管脚的走线,最长不超过2inch;T 点到
8 n, [# F% t4 _: y( t* _8 b: U% l DDR 颗粒端管脚的走线,最长不超过1inch。
- X; R8 A3 @6 [5 r0 x六、控制信号线6 Z! i8 z* ? _# ]* H7 u* I6 A
控制信号线BA[0:2]、DM、CKE、CSN、WEN、CASN、RASN、ODT 的长度要求如6 p) n- K8 `5 k9 [% B( W& x& o
下:& l, }: ?& o% p2 H% E; R6 W
1、控制信号线以 CLK 时钟走线长度为参照进行走线,允许偏差范围为100mil;
/ ^! b7 Q" K3 _2 _3 ] 2、为减小信号反射,建议所有 DDR3 SDRAM 接口信号走线避免穿越电源地分割区 3 [ X$ |2 V5 c ?& k: J
域,保持完整的电源地参考平面,单板PCB 设计时传输线阻抗控制在50Ω±$ ^3 P' f0 z+ b9 \) G4 F0 e
10%,DDR3 时钟差分线阻抗控制在100Ω±10%。$ \) g' B7 k i) U8 r' ?9 `3 c
z4 \! v$ u$ f4 v, r4 _& a以上仅供参考,这个是支持总线频率:533MHz~620MHz,如频率跑的低可以适当放大误差。 |