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DDR3走线分组

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  • TA的每日心情

    2019-11-20 15:36
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    [LV.1]初来乍到

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    1#
    发表于 2013-11-18 10:03 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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    请教大家,DDR3走线要分几组呢,每组是哪些线呢

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    发表于 2013-11-21 16:11 | 只看该作者
    具体DDR3信号走线等长,以16bit DDR3 为例
    $ a0 l! ~" i. B. {5 Y, Q一、时钟信号CLK  x* x9 p6 g: e- J9 v
      时钟信号CLK 的长度要求如下:0 ?2 S' w$ l3 _/ A. I* `( G3 [$ K( @
      1、CLK 信号走线长度最长不能超过4inch;
    % T% I# x& d3 Y1 f- D9 Z1 k  2、CLK 差分对信号走线严格走差分,差分对内部走线的长度差推荐小于5mil,即:
    & S) }) x' W' `+ f7 k, }     |LCLKxP-LCLKxN| < 5mil;3 Y3 W+ z; l9 T) _( }5 F2 u
      3、DDR 走线线宽和线间距不能小于4mil。. @+ g( g0 {2 P5 w/ |: h
    二、数据选通信号线DQS1 F! K- e) _1 }+ J0 X* A" [
      数据选通信号线DQS 的长度要求如下:; o; T- ?$ q- C, O0 m$ ]
      1、DQS 差分对内部两根信号线严格等长,差分走线长度偏差推荐小于5mil,即:
    2 I7 |4 N  P( b% Y/ z$ P     |LDQSxP-LDQSxN| < 5mil;
    , z* U, u* [& e1 b. I( Q! o  2、DQS 以CLK 时钟走线长度为参照进行走线,其走线长度相对于CLK 的走线长度1 j# i+ E( y* Z  l
         允许的偏差为±250mil,即:LDQSx = LCLKx +/- 250mil。  k/ `  u, a# u, Z' J1 K
    三、数据信号线DQ[0:31]
    % T6 F6 J- }9 n* a   数据信号线DQ[31:0]的走线长度以DQS 作为参考,偏差50mil,具体如下:  U" B) a1 ~" f" a% B0 t
       1、DQ[7:0]以DQS0 的走线长度为参照进行走线,允许偏差范围为50mi,即:
    + l' I; s0 r5 s+ k6 {4 x/ P. N      LDQ[7:0] = LDQS0 +/- 50mil;( E( y: J. Y  ]" \" {  H
       2、DQ[15:8]以DQS1 的走线长度为参照进行走线,允许偏差范围为50mil,即:. _* j" G1 Z8 W9 }/ K
          LDQ[15:8] = LDQS1 +/- 50mil;: p, n( {( R1 s7 z9 ~! |) Q
       3、DQ[23:16]以DQS2 的走线长度为参照进行走线,允许偏差范围为50mil,即:
    * N9 S1 s+ H& g4 N; E! {% E; L      LDQ[23:16] = LDQS2 +/- 50mil;
    ( f: _) M7 _% M) J8 q8 w   4、DQ[31:24]以DQS3 的走线长度为参照进行走线,允许偏差范围为50mil,即:8 p, q# x6 R4 `" [. b' n
          LDQ[31:24] = LDQS3 +/- 50mil;0 A! G1 n8 w  ?, e
       5、数据走线推荐以 GND 层为参考平面,在无法满足的情况下,要求同组同层走线。
    : N; Y* {' C/ C$ f9 h四、数据掩码信号线 DM
    ) H% g5 v. c6 v    数据掩码信号线DM 的走线长度以DQS 为参考,要求如下:
      `' f* Y& G8 i2 P( m! C6 u( [. \    1、DM0 以DQS0 的走线长度为参照进行走线,允许偏差范围为50mil。
    , w" g3 [  n5 S# h+ P2 ~. R    2、DM1 以DQS1 的走线长度为参照进行走线,允许偏差范围为50mil。
    / i! H! B* A6 U* l    3、DM2 以DQS2 的走线长度为参照进行走线,允许偏差范围为50mil。
    / ?4 B' O' X* Z    4、DM3 以DQS3 的走线长度为参照进行走线,允许偏差范围为50mil。
    2 u9 }7 q% ], e2 z; S; R' l0 F3 C五、地址信号线ADDR[0:14]
    ( d- J/ b1 @, |0 u" C    地址信号线ADDR[0:14]的长度要求如下:8 d+ b7 g& `  m# u
        1、ADDR[0:14]以CLK 时钟走线长度为参照进行走线,允许的差范围为100mil,即:
    : n+ K' f9 _5 K       LADDR = LCLK +/- 100mil;1 ~6 E1 o1 U6 I0 E6 h
        2、地址线采用 T 型走线,T 点到Hi3531 端管脚的走线,最长不超过2inch;T 点到
    8 n, [# F% t4 _: y( t* _8 b: U% l       DDR 颗粒端管脚的走线,最长不超过1inch。
    - X; R8 A3 @6 [5 r0 x六、控制信号线6 Z! i8 z* ?  _# ]* H7 u* I6 A
        控制信号线BA[0:2]、DM、CKE、CSN、WEN、CASN、RASN、ODT 的长度要求如6 p) n- K8 `5 k9 [% B( W& x& o
        下:& l, }: ?& o% p2 H% E; R6 W
        1、控制信号线以 CLK 时钟走线长度为参照进行走线,允许偏差范围为100mil;
    / ^! b7 Q" K3 _2 _3 ]    2、为减小信号反射,建议所有 DDR3 SDRAM 接口信号走线避免穿越电源地分割区  3 [  X$ |2 V5 c  ?& k: J
           域,保持完整的电源地参考平面,单板PCB 设计时传输线阻抗控制在50Ω±$ ^3 P' f0 z+ b9 \) G4 F0 e
           10%,DDR3 时钟差分线阻抗控制在100Ω±10%。$ \) g' B7 k  i) U8 r' ?9 `3 c

      z4 \! v$ u$ f4 v, r4 _& a以上仅供参考,这个是支持总线频率:533MHz~620MHz,如频率跑的低可以适当放大误差。

    点评

    支持!: 5.0
    支持!: 5
      发表于 2014-1-26 12:30
    支持!: 5
    赞!说的很详细,特别好.  发表于 2013-12-13 09:25

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    发表于 2013-11-21 17:55 | 只看该作者
    地址线和控制命令线可以按照一组来画,这个遵循2W原则就可以了。而数据基本上要遵循3W原则,CLK可以尽量大于3W。4 N/ s% E1 o" l& ]
    按照上面的说明,一组一组的分好,再去做等长就可以了。
  • TA的每日心情

    2019-11-20 15:36
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    [LV.1]初来乍到

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     楼主| 发表于 2013-11-19 21:47 | 只看该作者
    本帖最后由 flywinder 于 2013-11-19 21:48 编辑
    8 M  @" p9 Q" ~/ ]6 O' k
    天翼 发表于 2013-11-19 13:55
    6 r9 c# H7 }7 n/ s1 S  @( f# a以16bit DDR3 为例,走线分以下几大组:4 Y7 l5 {1 g0 Q# ]2 c" h/ S$ l# r
    1、时钟信号CLK。- d' z( }5 A0 J& S$ r
    2、数据选通信号线DQS。
    $ L5 p, L- O2 ~" y4 L& C/ T* V

    % j2 t  @- }3 Q8 G8 r! Q: Z走线时要求同组等长,是只分分数据组和地址组么?
    1 V. z6 n$ S) p1 d控制信号线和地址信号线要等长吧?

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    2#
    发表于 2013-11-19 13:55 | 只看该作者

    6 L- @; v/ K' Y" e1 X& K* t7 T  R以16bit DDR3 为例,走线分以下几大组:
    % N7 H3 g  H9 m: w! H1、时钟信号CLK。
    ( }% N  u" e- h( f2 V2、数据选通信号线DQS。  r5 F5 O) p, l8 E: D7 l! @
    3、数据信号线DQ[0:31]。
    - \1 D4 b1 ?6 d. ?* i' p  (1) DQ[7:0]以DQS0 为一组。
    : F2 b0 X# H3 Q6 n+ w  e  (2) DQ[15:8]以DQS1 为一组。5 w8 ~7 A" E. }
      (3) DQ[23:16]以DQS2 为一组。0 u) w; U6 h7 K1 R# X
      (4) DQ[31:24]以DQS3 为一组。
    * E& ]$ \" P8 W2 T$ O  数据走线推荐以 GND 层为参考平面,在无法满足的情况下,要求同组同层走线。7 C% C) H. @' G! g1 w* ?( p" S. _) v
    4、数据掩码信号线 [0:3];* X& W, p. p# K
    5、地址信号线ADDR[0:14];% m) V' ]9 Q6 n9 d& N* ~9 \- Y% U1 a. Q
    6、控制信号线BA[0:2]、DM、CKE、CSN、WEN、CASN、RASN、ODT;
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    2019-11-20 15:36
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    [LV.1]初来乍到

    5#
     楼主| 发表于 2013-11-21 16:58 | 只看该作者
    天翼 发表于 2013-11-21 16:11
    / w0 z7 N9 w6 e- `! {. g0 f) e8 M具体DDR3信号走线等长,以16bit DDR3 为例, x: _$ Y$ v+ K; d! _/ w3 j4 A5 T& F
    一、时钟信号CLK& P3 w! l5 R- M: f
      时钟信号CLK 的长度要求如下:
    , t3 C9 {/ s" h7 T8 X( j- t
    嗯,受教了,谢谢如此详细的解答
      n3 h# |& j- m. u8 A# r8 L
    + z, d: C& A9 u; _4 B看了jimmy版主的视频,具体走线时分组似乎有点小不同:3 D5 a* W1 a3 Y2 L/ L

    * A0 j) P2 P7 cpcb上具体走线时:  以16bit DDR3 为例
    1 u0 q$ [2 Z' C% @' e6 |$ a8 y) N  F4 H2 ]
    数据组分四组:
    & a/ t0 N2 _4 j9 ^. [+ f* p每组包括:DQ(8),DQS(2),DM(1)& ]& X" D  X" _
    地址线一组:6 u+ f4 \; N3 Y
    每组包括:ADDR(15),BA(3),DM,CKE,CSN、WEN、CASN、RASN、ODT ,CLK/CLK-N
    * o7 V% _) v; h# e: i8 q$ j4 y& C: T) h, o& e( O4 X. {
    不知道你们走线时是怎么分组的,是不是地址线和控制命令线分开分成两组?2 X- _  C) d7 L9 ?9 d3 O- S

    ) L+ b" g1 A1 z按上面的分发,要求同组同层的话,地址线这组显得有点多,走线时应该会占很多空间& {3 Y2 f2 V* |7 E/ W

    5 p0 C) |+ [5 J刚学这个,很多还知识耳闻目染,谢谢哦; N: ]2 i9 w$ u0 s) F$ t$ I
    $ t! H1 b( u. y% C2 Y
    {:soso_e163:}
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    2019-11-20 15:36
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    [LV.1]初来乍到

    7#
     楼主| 发表于 2013-12-3 17:04 | 只看该作者
    天翼 发表于 2013-11-21 17:55
    $ Z* C. H" E3 T地址线和控制命令线可以按照一组来画,这个遵循2W原则就可以了。而数据基本上要遵循3W原则,CLK可以尽量大 ...
    * x  w0 a: k: P* h
    嗯,谢谢啊,记得在哪里见到过有说同组的线过孔数要一样,可是看到的板子几乎都没有这样做呢
    % d/ u2 r* R, Q- B) u' p$ y% c; c
    - a( y  Y# h6 l, J难道是我理解错了?

    该用户从未签到

    9#
    发表于 2013-12-4 17:11 | 只看该作者
    我也是纳闷,都说要同组同层同过孔,不过看到的板子好多都没这样做,毕竟这样做在板子面积有限的情况下太难了,包括原厂的demo同组数据线也是分了3层走线(top bottom S1),但是不知道他们是怎么控制不同层的影响的

    3层.JPG (175.67 KB, 下载次数: 2)

    3层.JPG

    该用户从未签到

    11#
    发表于 2014-2-10 09:53 | 只看该作者
    受教了!谢谢楼主

    该用户从未签到

    12#
    发表于 2014-2-10 11:38 | 只看该作者
    ang629 发表于 2013-12-4 17:11/ r( U. k5 F9 L5 c% E
    我也是纳闷,都说要同组同层同过孔,不过看到的板子好多都没这样做,毕竟这样做在板子面积有限的情况下太难 ...

    5 M: ]* X2 J% Y" \# X同感$ [4 F9 v3 _2 s5 I$ o, z
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    13#
    发表于 2014-3-27 10:37 | 只看该作者
    学习了,谢谢!
    头像被屏蔽

    该用户从未签到

    14#
    发表于 2014-4-16 09:28 | 只看该作者
    提示: 作者被禁止或删除 内容自动屏蔽
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    15#
    发表于 2014-4-17 09:30 | 只看该作者
    天翼 发表于 2013-11-21 16:11
    + _- Q7 _; b: Y, V" c8 i8 m具体DDR3信号走线等长,以16bit DDR3 为例& l; ?/ g0 d3 d5 S) g/ ~7 T/ Z1 m
    一、时钟信号CLK/ T6 B$ v: J: E
      时钟信号CLK 的长度要求如下:

    ' p: Z0 u: |! P" H0 o8 a& ~受教了,谢谢!
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