DDR3走线分组

flywinder

请教大家，DDR3走线要分几组呢，每组是哪些线呢

天翼

具体DDR3信号走线等长，以16bit DDR3 为例
一、时钟信号CLK
! O* y* k- K" Y1 C" |  时钟信号CLK 的长度要求如下：
  1、CLK 信号走线长度最长不能超过4inch；
  2、CLK 差分对信号走线严格走差分，差分对内部走线的长度差推荐小于5mil，即：
& ]$ S% S! ?  R# G& L8 @     |LCLKxP-LCLKxN| < 5mil；
% X9 }, a3 n# m+ s" u8 i0 f) Y: f  3、DDR 走线线宽和线间距不能小于4mil。
6 i5 z2 v& k( p  Z% e二、数据选通信号线DQS
4 S2 X& u* g7 S( x  数据选通信号线DQS 的长度要求如下：
8 x( o2 t* H4 u  1、DQS 差分对内部两根信号线严格等长，差分走线长度偏差推荐小于5mil，即：
+ h6 h2 B5 W- p$ T. P& r- V  ~4 Q* h) U& j     |LDQSxP-LDQSxN| < 5mil；
  2、DQS 以CLK 时钟走线长度为参照进行走线，其走线长度相对于CLK 的走线长度
     允许的偏差为±250mil，即：LDQSx = LCLKx +/- 250mil。
三、数据信号线DQ[0:31]
   数据信号线DQ[31：0]的走线长度以DQS 作为参考，偏差50mil，具体如下：
   1、DQ[7:0]以DQS0 的走线长度为参照进行走线，允许偏差范围为50mi，即：
      LDQ[7:0] = LDQS0 +/- 50mil；
   2、DQ[15:8]以DQS1 的走线长度为参照进行走线，允许偏差范围为50mil，即：
# ?! z) @' P0 `0 x      LDQ[15:8] = LDQS1 +/- 50mil；
+ V: R) U6 C6 T: b/ d4 ^   3、DQ[23:16]以DQS2 的走线长度为参照进行走线，允许偏差范围为50mil，即：
      LDQ[23:16] = LDQS2 +/- 50mil；
7 n( h% B# _9 K   4、DQ[31:24]以DQS3 的走线长度为参照进行走线，允许偏差范围为50mil，即：
      LDQ[31:24] = LDQS3 +/- 50mil；
3 q# w8 U4 H! k# H" K: M, M   5、数据走线推荐以 GND 层为参考平面，在无法满足的情况下，要求同组同层走线。
四、数据掩码信号线 DM
    数据掩码信号线DM 的走线长度以DQS 为参考，要求如下：
    1、DM0 以DQS0 的走线长度为参照进行走线，允许偏差范围为50mil。
5 N/ A& I( z% E. m    2、DM1 以DQS1 的走线长度为参照进行走线，允许偏差范围为50mil。
    3、DM2 以DQS2 的走线长度为参照进行走线，允许偏差范围为50mil。
    4、DM3 以DQS3 的走线长度为参照进行走线，允许偏差范围为50mil。
+ O0 n  ~: x: K/ i, f5 S五、地址信号线ADDR[0:14]
3 O; ?! u8 H7 p* D    地址信号线ADDR[0:14]的长度要求如下：
    1、ADDR[0:14]以CLK 时钟走线长度为参照进行走线，允许的差范围为100mil，即：
( b8 p' z$ g8 u1 a       LADDR = LCLK +/- 100mil；
    2、地址线采用 T 型走线，T 点到Hi3531 端管脚的走线，最长不超过2inch；T 点到
       DDR 颗粒端管脚的走线，最长不超过1inch。
六、控制信号线
( y9 }; P& A5 k9 X& _- |* H    控制信号线BA[0:2]、DM、CKE、CSN、WEN、CASN、RASN、ODT 的长度要求如
    下：
6 d% U$ z9 p8 h  G    1、控制信号线以 CLK 时钟走线长度为参照进行走线，允许偏差范围为100mil；
& \% e7 T1 l& I% M    2、为减小信号反射，建议所有 DDR3 SDRAM 接口信号走线避免穿越电源地分割区  
! G+ U; [' H5 k6 T       域，保持完整的电源地参考平面，单板PCB 设计时传输线阻抗控制在50Ω±
+ y2 ^" Q. q5 T9 }! x, ?2 d1 Z       10%，DDR3 时钟差分线阻抗控制在100Ω±10%。

以上仅供参考，这个是支持总线频率：533MHz～620MHz，如频率跑的低可以适当放大误差。

天翼

地址线和控制命令线可以按照一组来画，这个遵循2W原则就可以了。而数据基本上要遵循3W原则，CLK可以尽量大于3W。
按照上面的说明，一组一组的分好，再去做等长就可以了。

flywinder

* Q: |" B  {$ Y( A9 D! U) X

天翼 发表于 2013-11-19 13:55
以16bit DDR3 为例,走线分以下几大组：
8 h+ D9 M* ^; s0 F+ V) v1、时钟信号CLK。
% O. I- b3 Q" y( e, }3 m- t3 L2、数据选通信号线DQS。

走线时要求同组等长，是只分分数据组和地址组么？
3 V/ q; ]( O( u! k. L/ C控制信号线和地址信号线要等长吧？

天翼

! R; G# V8 n6 n/ `: ~. E以16bit DDR3 为例,走线分以下几大组：
- V1 g0 G4 m* |) _5 Q1、时钟信号CLK。
# f* o: U' a7 t2 k& w2、数据选通信号线DQS。
6 b/ V# }6 M) D3 H. ?3、数据信号线DQ[0:31]。
  (1) DQ[7:0]以DQS0 为一组。
1 u, T# I* c. K" G. \; I  (2) DQ[15:8]以DQS1 为一组。
  (3) DQ[23:16]以DQS2 为一组。
$ l/ j& k4 M2 A9 E4 K8 C  (4) DQ[31:24]以DQS3 为一组。
4 F8 Q+ \+ k# l3 F5 N, W  数据走线推荐以 GND 层为参考平面，在无法满足的情况下，要求同组同层走线。
4、数据掩码信号线 [0:3]；
0 c$ m! Y6 @+ j5、地址信号线ADDR[0:14]；
& O3 X2 o& {0 j0 N! H) x. a3 X; i6、控制信号线BA[0:2]、DM、CKE、CSN、WEN、CASN、RASN、ODT；

flywinder

天翼 发表于 2013-11-21 16:11
具体DDR3信号走线等长，以16bit DDR3 为例
; q5 [- o- K5 i/ \: L* q一、时钟信号CLK
' Z/ \( Y# r7 ^& H4 m, i  时钟信号CLK 的长度要求如下：

2 b/ ^. _. o" ?( V' D6 g嗯，受教了，谢谢如此详细的解答

看了jimmy版主的视频，具体走线时分组似乎有点小不同：

pcb上具体走线时：  以16bit DDR3 为例

' ^% M6 M; l8 F: \数据组分四组：
& h0 {4 q" c6 S7 x7 P每组包括：DQ(8),DQS(2),DM(1)
4 F% J1 j2 Y0 @9 y8 T地址线一组：
每组包括：ADDR(15),BA(3),DM,CKE,CSN、WEN、CASN、RASN、ODT ,CLK/CLK-N

/ N# @5 d/ c) o9 z5 [不知道你们走线时是怎么分组的，是不是地址线和控制命令线分开分成两组？
& H; [4 M' H" U: J
按上面的分发，要求同组同层的话，地址线这组显得有点多，走线时应该会占很多空间

刚学这个，很多还知识耳闻目染，谢谢哦

{:soso_e163:}

flywinder

天翼 发表于 2013-11-21 17:55
地址线和控制命令线可以按照一组来画，这个遵循2W原则就可以了。而数据基本上要遵循3W原则，CLK可以尽量大 ...

嗯，谢谢啊，记得在哪里见到过有说同组的线过孔数要一样，可是看到的板子几乎都没有这样做呢

难道是我理解错了？

monica9803

学习了

ang629

我也是纳闷，都说要同组同层同过孔，不过看到的板子好多都没这样做，毕竟这样做在板子面积有限的情况下太难了，包括原厂的demo同组数据线也是分了3层走线(top bottom S1),但是不知道他们是怎么控制不同层的影响的

semisky100

精辟

lhc9255

受教了！谢谢楼主

chuxuepcb

ang629 发表于 2013-12-4 17:11
我也是纳闷，都说要同组同层同过孔，不过看到的板子好多都没这样做，毕竟这样做在板子面积有限的情况下太难 ...

1 ~8 s. \# T. O" |同感
4 A; }, t  `. ?+ C

wbm03yd2

学习了，谢谢！

cxt668

天翼 发表于 2013-11-21 16:11
具体DDR3信号走线等长，以16bit DDR3 为例
$ B5 ^9 T& W# _一、时钟信号CLK
  时钟信号CLK 的长度要求如下：

受教了，谢谢！