一个原理图中的疑问

aimar327 · 发表于 2013-11-28 19:47

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看到这样一个原理图，DSP的DDR-IF外接两颗内存颗粒，其中内存颗粒DQ接口与DSP的DDR-IF对应接口的管脚顺序是打乱的，这样对数据的存取似乎会产生问题，不知道为什么这样做，是出于什么样的考虑呢？
下面附图，图1是内存颗粒上DQ管脚的连接，图2是DSP上DDR-IF部分相关管脚的连接。

bluskly · 发表于 2013-11-29 00:07

哪里有错了？？你看到哪里有错了？哪里有顺序错了？高位接高位低位接低位从31到0 全部都正确呀？其中排阻两端的话，仅仅是为了布线而已。都是串电阻而已。不知道你所谓的顺序错了是指什么。抓住本质。只要本质抓住了，其他就是浮云了

yujingfa · 发表于 2013-11-29 09:24

bluskly 发表于 2013-11-29 00:07
; o" F3 u# }7 L% e' A' z2 \ g1 G哪里有错了？？你看到哪里有错了？哪里有顺序错了？高位接高位低位接低位从31到0 全部都正确呀？其中排阻 ...

果然是浮云，浪费了我的表情，盯着看了一会结果没错

aimar327 · 发表于 2013-11-29 11:01

bluskly 发表于 2013-11-29 00:07 I1 H: h& E+ i* D8 _9 `
哪里有错了？？你看到哪里有错了？哪里有顺序错了？高位接高位低位接低位从31到0 全部都正确呀？其中排阻 ...

不好意思，数据存取逻辑上是没有问题，我当时过分的关注排阻两端的信号线了，实在不好意思！

想请教下，这样布线是出于什么考虑，bit位不打乱，不是也可以一样的布线？

once again apologise to all.

chunhai6669 · 发表于 2013-11-29 11:56

没啃过骨头的不知道骨头硬，这是方便走线，不然全是绕的

aimar327 · 发表于 2013-11-29 12:24

多谢楼上指教，确实没有布过线。

zgq800712 · 发表于 2013-11-29 17:42

方便走线呗，
如SDRAM DQML 对应DQ0-DQ7 ，在DQ0-DQ7 当然可以互换，原来怎么写进去，就怎么读出来顺序还不是一样不是嘛。

liangkai520 · 发表于 2013-12-3 08:43

木易紫水晶 · 发表于 2013-12-8 21:54

方便布线。

雾霾有罪 · 发表于 2013-12-9 10:44

乌龙

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