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[仿真讨论] 新型堆叠式封装介绍

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发表于 2013-12-5 16:20 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 yuju 于 2013-12-5 18:03 编辑 . ]; p) Q1 p/ w* S3 V6 l
; l: q6 l1 K9 r. T, i* ?8 s6 E
文章介绍新式材料与叠层芯片方式,有利解决模块多芯片,小空间约束。
* [# ?8 N6 A3 \8 B0 d5 m/ A4 g5 `未来高密度,多层次的堆叠设计,不妨是一个好的方向选择。( w8 Q5 |) h, m2 i
来自-半导体制造月刊-兴森科技封装部

title.JPG (21.87 KB, 下载次数: 4)

title.JPG

掩埋式叠DIE封装方式02.JPG (127.67 KB, 下载次数: 2)

掩埋式叠DIE封装方式02.JPG

掩埋式叠DIE封装方式01.JPG (109.23 KB, 下载次数: 9)

掩埋式叠DIE封装方式01.JPG

该用户从未签到

3#
发表于 2013-12-6 09:37 | 只看该作者
小型化,SOC过渡,不同IC工艺混合。SIP有太强的生命力了。
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