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[Cadence Sigrity] Allegro 中怎么利用Analyze->Probe 出 inductance, capacitance report

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1#
发表于 2014-3-14 15:46 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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如题, allegro 中怎么利用Analyze->Probe 出 inductance, capacitance report?
% a: |5 x- l. H. L' C# P为什么有些net 出不出来呢?# t( I9 b2 S8 K' X/ o* p
是不是要为每个Pin 定义好drive 和 receive 的类型?  N+ j# P+ J7 E; D  A9 {& r& c* [
求教高手,不知道有没有这方面的资料。

2014-03-14 15 41 15.png (18.11 KB, 下载次数: 5)

图一

图一

2014-03-14 15 43 30.png (36.26 KB, 下载次数: 5)

2014-03-14 15 43 30.png

2014-03-14 15 45 30.png (14.38 KB, 下载次数: 4)

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2#
发表于 2014-3-26 17:38 | 只看该作者
你需要将你的NET的pin type设置正确。假如:你的pin1是输出就设置为:out ,pin2为输入就设置为:IN。$ H4 X5 k% y: N* U5 T, V4 z
other设置为:unspce。
/ V) S  B* a) _7 F; u还有就是你的buff模型要赋正确。
1 f! ]9 |5 K- B# f0 N- r你可以在logic--pin type里面去查看你的pin type和赋pin type

该用户从未签到

3#
 楼主| 发表于 2014-6-17 16:55 | 只看该作者
xiao_layout 发表于 2014-3-26 17:38
3 i9 Q3 T! _. r( j# ?/ L7 @你需要将你的NET的pin type设置正确。假如:你的pin1是输出就设置为:out ,pin2为输入就设置为:IN。
: w% V% u( V% r* [oth ...

: v$ E( z$ ]9 j多谢回复,已解决!
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