请教，关于DDR2的时钟管脚

小谢青枫

第一次用DDR2(Micron的MT47H32M16HR)，对应的FPGA是CycloneIII系列的EP3C25，DQS之类的管脚是不支持差分模式的。
请教各位大虾，DDR2的时钟管脚（CK, CK#）在altera的文档“Planning Pin and FPGA Resources”里面的“Pin Connection Guidelines Tables”中建议的方式如下：

; M" n: U8 c3 A9 K3 EIf you are using single-ended DQS signaling, place any unused DQ or DQS pins with DIFFOUT capability in the same bank or on the sameside as the data pins.
' D/ O9 y+ T9 O% z
- Y5 W3 A2 W- ]7 F% f4 ]  M怎么理解这句话？是说找同一个bank或side里面、DQ定义没有用到的管脚里凑出一个差分对给CK和CK#吗？
, g5 f% O4 `, P4 V9 ?/ h6 L
4 g7 y6 ~1 d- S1 |7 l! x' j" z) U! }为什么CK和CK#不用这个bank的PLL呢？

# a/ m5 G5 x7 M" N# T多谢！

part99

你对差分线的理解有误。
& k  c3 w) w% U9 [& @! H( g% A$ _FPGA如果DQS是单端而不是差分，那么DRAM的DQS只接一个，而另外一个做termination。估计是100欧姆接地。

part99

翻查了以前的设计，FPGA的DQS接DRAM的DQS+，DRAM的DQS-可以悬空，这是验证过的；如果不放心，可以把DQS-放个电阻接地。

超級狗

答案就在影片中，請看 VCR！
3 q& d/ L& U0 k, D( m. W( g

- {$ C2 u+ ?7 A8 S, `
Pin Connection Guidelines Tables
The following table lists the FPGA pin utilization for DDR, DDR2, and DDR3 SDRAM without leveling interfaces.

小谢青枫

part99 发表于 2014-4-14 09:55
翻查了以前的设计，FPGA的DQS接DRAM的DQS+，DRAM的DQS-可以悬空，这是验证过的；如果不放心，可以把DQS-放 ...

9 L1 r% f) f9 N, R$ Q5 j' w哦多谢提醒！DQSn我打算悬空处理的。
: `( `6 q! ?8 |. n( x) d0 j现在主要是困惑CK和CKn怎么接？我翻到一份前人的设计，就是接的普通一对差分对；怎么不用PLL管脚呢，做时钟不是性能更好？

小谢青枫

超級狗 发表于 2014-4-14 11:23
答案就在影片中，請看 VCR！
- @; [* o7 d$ l; d6 c0 g  t

6 x; Y; N3 G( \/ W* e3 b+ v* J+ X. q呃... 弱弱的问，without leveling interfaces是什么意思啊？这句话是重点句么？木有参悟...

超級狗

啊替拉（Altera）的建議是說，這樣的安排對 DDR ~ DDR3 的應用是最佳化。

你今天用的是 DDR2，將來若有改為速度更快的 DDR3 的需求，還是可以用同一顆 FPGA 來達成，毋須再選擇速度更高的 FPGA。

" j# j2 t+ |% W, P  xwithout leveling interfaces = 不需要提升界面效能
& {6 K8 n: P6 i1 C5 Y
( ~% Z( m& c5 ^6 f

zgq800712

就是叫你吧脚放在    DDR数据口的同一个bank内最差也要放同一个边内（同是左边/上边/下边，这样距离近，最后布线后的timing delay肯定是最好的），
并且是放在没有用完的DQ或DQS 并且这个脚是带差分对的脚。 比如PINL10_DIFFp,PINL11_DIFFn.
6 [: r+ [# P- j$ t3 U

lvsy

小谢青枫 发表于 2014-4-14 19:25
哦多谢提醒！DQSn我打算悬空处理的。
现在主要是困惑CK和CKn怎么接？我翻到一份前人的设计，就是接的普 ...

3 h$ U  W: a5 ECK/CKn肯定不能直接从PLL直接输出，要跟据地址/命令信号对齐的。

小谢青枫

好的，多谢各位指教！

relchhiclty

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