一个具体问题：组合逻辑在CPLD中的现象

小谢青枫

请教大家一个实际问题：
DS[1：0]是cpld的两个输入信号，经过如下代码锁存：
  @7 ^/ z0 J8 \8 \: h
9 c7 x9 Z8 ^& }2 ]7 P: [2 y/ nalways @(posedge Clk or negedge nReset)
$ M9 G+ R$ S2 Z  J# F, \( K. xbegin
        if (!nReset) begin
                DSXout <= 1'b1;
9 t' n2 W& z. g                NDSX <= 1'b1;
                end
         else begin
                 NDSX <= & DS;
4 j, K/ U3 q) k! v, @- r) g$ w3 w6 R2 Q                DSXout <= NDSX;
. z1 M* y" C5 `6 @                end
  x9 @, ~; c5 X: ~8 Q0 dend
2 Q! H% h1 s  w2 W. p为何会在导入FPGA后的signaltap上看到如图1所示的情况？？按照我的理解，虽然&DS作为组合逻辑可能有不稳定的地方，但也应该是竞争冒险那种情况、高低电平切换的边缘出问题？？因为我在CPLD信号输入的源端用示波器点了，输入并没有毛刺（如图2，探头接地粗糙所以过冲大），那么该如何分析问题的来源，是逻辑写法问题还是CPLD管脚接触不良呢...求赐教！

zgq800712

你这个CLK是有源晶振 或 PLL的时钟吧？
你先把异步信号DS打2次DFF，在把它送到NDSX。
5 ^. s' }; r, U0 ]reg[3:0] DS_Q
! a, B% S: B$ |' l5 ]always（posedge CLK or...）
...
5 N; d6 B# c" Z0 [% |else
& D- n* U$ M0 I2 N5 S: gbegin
DS_Q[3:2]<={DS_Q[2],DS[1]};
DS_Q[1:0]<={DS_Q[0],DS0]};
end
-----------------------------------------
, u% U& s. t0 v把DS_Q[3] && DS_Q[1]  送给你上面的NDSX 寄存器。然后再来测测输出波形。再来看看你的探头接地点位置，探头环路面积是不是合适。就按最近接地和最小环路测下波形，还是这样吗？ 还是得话应该和CODE没有关系。
- ~1 n" j/ f  R& M- L! B) l: g
) {# p$ Y. f5 d' w* D3 r  W那在看看PCB设计,VCCIO的滤波电容？
8 S2 q5 R# J0 z( {7 g1 b; V: f* q* W
对了你把时基看看。下拉多少时间？ns级别？
% P% x1 ?6 x6 s

zgq800712

: W! w5 y0 O7 gsignaltap测的只要是符合LVTTL LVCOMS他们的阀值对器件来说就是个0或1；
: ~6 w: S% }; C7 ]! A. X: t先确认下你的信号频率有多高，10ns级别？ 测试方法对吗？
1 `: }. |0 f1 M8 a
- a( ?6 e1 f9 I% e$ Y3 B, Y0 |看样子你的示波器应该不错，不是我那种坑爹的示波器。100M的带宽最多看看20M差不多，50M完全正弦。如果是泰克的话还是有方波的样子。