一个具体问题：组合逻辑在CPLD中的现象

小谢青枫

请教大家一个实际问题：
* W4 W' L. z  w5 i/ Y  I. f# ?! nDS[1：0]是cpld的两个输入信号，经过如下代码锁存：
2 ]# L: `/ a7 ^! m; N8 d) g9 |
always @(posedge Clk or negedge nReset)
. y; p4 e. K( a+ Bbegin
        if (!nReset) begin
                DSXout <= 1'b1;
                NDSX <= 1'b1;
                end
3 a9 o+ G8 ?1 a% N& I1 W2 f$ q% c         else begin
                 NDSX <= & DS;
                DSXout <= NDSX;
3 k9 N8 ]+ b' y: N/ Y                end
2 W- H) D. \2 a/ @- X5 f, b6 \end
" y9 ]3 |2 U6 p7 g; l& U为何会在导入FPGA后的signaltap上看到如图1所示的情况？？按照我的理解，虽然&DS作为组合逻辑可能有不稳定的地方，但也应该是竞争冒险那种情况、高低电平切换的边缘出问题？？因为我在CPLD信号输入的源端用示波器点了，输入并没有毛刺（如图2，探头接地粗糙所以过冲大），那么该如何分析问题的来源，是逻辑写法问题还是CPLD管脚接触不良呢...求赐教！

zgq800712

你这个CLK是有源晶振 或 PLL的时钟吧？
- ?0 v' x" s$ P0 L6 c. Y+ |你先把异步信号DS打2次DFF，在把它送到NDSX。
reg[3:0] DS_Q
always（posedge CLK or...）
5 y( j. j0 K$ a' i8 C...
else
begin
DS_Q[3:2]<={DS_Q[2],DS[1]};
DS_Q[1:0]<={DS_Q[0],DS0]};
" T; S, q: u) Q% Oend
) r0 N, j3 W. ]6 @; r-----------------------------------------
* X7 {2 Q  _# P# R4 u把DS_Q[3] && DS_Q[1]  送给你上面的NDSX 寄存器。然后再来测测输出波形。再来看看你的探头接地点位置，探头环路面积是不是合适。就按最近接地和最小环路测下波形，还是这样吗？ 还是得话应该和CODE没有关系。
1 }) [  C0 X2 O6 S2 @
那在看看PCB设计,VCCIO的滤波电容？
# g8 P5 x* s( R
- w* a" Z7 v2 D/ C8 p/ ~  B对了你把时基看看。下拉多少时间？ns级别？
% d7 `! }# v% R: i$ e9 M7 r

zgq800712

  N7 |$ }. w( o0 f7 esignaltap测的只要是符合LVTTL LVCOMS他们的阀值对器件来说就是个0或1；
( H+ }% }9 w2 b1 ^- ]2 @  W, ]/ e2 b先确认下你的信号频率有多高，10ns级别？ 测试方法对吗？
& t; f- ~' G  P* a
看样子你的示波器应该不错，不是我那种坑爹的示波器。100M的带宽最多看看20M差不多，50M完全正弦。如果是泰克的话还是有方波的样子。