DDR3仿真

snsArvin · 发表于 2015-1-6 11:31

cousins 发表于 2015-1-6 11:140 d9 l" e- X# v" W/ P' s
因为tvb+tskew就是实际的建立时间，减去datasheet中的requirement就是裕量
7 N3 [* P W. atva-tskew是实际的保持时间，减 ...

合格的标标准是余量大于0？

snsArvin · 发表于 2015-1-6 11:33

cousins 发表于 2015-1-6 11:14 `$ y" a) W$ \, A1 _6 i$ [
因为tvb+tskew就是实际的建立时间，减去datasheet中的requirement就是裕量% K4 ?- E5 ^: E2 r( i" `
tva-tskew是实际的保持时间，减 ...

版主，按道理，如果我设置好芯片内部DQ和Strobe的延迟，那么仿真出来直接就可以量出实际的建立和保持时间，再和要求的建立和保持时间比较不就可以了吗？

Head4psi · 发表于 2015-1-6 12:48

多谢您，那就是说要下面的数据算出DDR3对建立时间的实际需求，然后在实际的仿真波形上测量建立时间，和这个需求值比较，对吗？

对，仿真波形可测量出你的設計的 setup time，把它与規格 tIS 比较，多的就是余量。

snsArvin · 发表于 2015-1-6 12:59

Head4psi 发表于 2015-1-6 12:48; V' G# v5 A) p& D- S( P5 t
多谢您，那就是说要下面的数据算出DDR3对建立时间的实际需求，然后在实际的仿真波形上测量建立时间，和这个 ...

但是这怎么理解？为什么slew rate越大，setup和hold的margin（裕量）反而会越大？按照公式算下来，slew rate越大，需要的建立和保存时间就越大，那么裕量该减小才是

Head4psi · 发表于 2015-1-6 13:05

#8 想听听历时原因。

当初由 AC175 想降到 AC150 规格时，DRAM 供应商提出因为幅度降低相望控制器端多留些余量，所以由AC175 转 AC150时除了电位平移的 25 ps 外，又多要求了125ps ，例如 DDR3-1600 由 45 增加到 170 Ps 。

所以之前我在 #7 说反了，对系统设记者而言，可以选 AC175 规格比较有利，在此一并更正。

snsArvin · 发表于 2015-1-6 13:38

Head4psi 发表于 2015-1-6 13:057 G, V8 I; ] @* L
#8 想听听历时原因。$ D& d$ v+ F+ \8 K" w6 w, R
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当初由 AC175 想降到 AC150 规格时，DRAM 供应商提出因为幅度降低相望控制器端多留 ...

怎么解释slew rate越大，需要的建立和保持时间越大？

Head4psi · 发表于 2015-1-6 15:10

怎么解释slew rate越大，需要的建立和保持时间越大？

上述这句话不知你如何下此结论？
实际看 Timming 是 Clock 与 Data 相对的，Clock 的 Slew rate 快 (短时)，则电路的data valid 较快，所以规格给值较小。返之，若是 Data 的 Slew Rate 变快，电路的 data valid 一样快，但是量测点后退了，所以规格给值要变大。仔细推敲 derating table 可知一二。

snsArvin · 发表于 2015-1-6 15:26

本帖最后由 snsArvin 于 2015-1-6 16:00 编辑

Head4psi 发表于 2015-1-6 15:10' k3 K& I2 m7 Y9 N- m# {
怎么解释slew rate越大，需要的建立和保持时间越大？
1 O% m' b! d: |9 L1 \# r* N: N' V6 o4 \: n0 }8 N. I
上述这句话不知你如何下此结论？

下面这张表可以看出，如果时钟slew rate不变，则地址/命令的slew ratr越大，derating就越大啊，那么基值加上derating不就越大吗？那不也就是要求的建立和保持时间越大吗？

Head4psi · 发表于 2015-1-6 16:21

CK 不变，地址/命令的slew rate 越快，量测点越后退 (量到的眼寬增加了)，所以要求的 Total tIS 变大。

snsArvin · 发表于 2015-1-6 17:55

Head4psi 发表于 2015-1-6 16:218 L3 k. h3 n: V: H" |2 y
CK 不变，地址/命令的slew rate 越快，量测点越后退 (量到的眼寬增加了)，所以要求的 Total tIS 变大。

我在琢磨琢磨

，谢谢了！

bingshuihuo · 发表于 2015-1-9 08:38

不错这样讲的话很多东西都可以做的很好的

Colin_SI/PI · 发表于 2015-1-27 18:18

DDR3的时序参数是基于标准负载测试的

实际负载不可能标准所以波形有差别，负载过重过轻等都会造成影响
飞行时间偏移，包括芯片内部的逻辑偏移，buffer偏移，和PCB上走线的偏移
实际时序计算时要以接标准负载和实际负载计算飞行时间偏移
DDR3的规范规定计算时序都要考虑derating

leeping2d · 发表于 2015-1-27 19:17

觉得你们说的好高升啊，不懂

raytingg · 发表于 2015-2-1 01:15

正需要谢谢

snsArvin · 发表于 2015-2-5 08:57

Colin_SI/PI 发表于 2015-1-27 18:18& ?1 q6 D1 s% T5 P. D' Z
DDR3的时序参数是基于标准负载测试的

谢谢，关于slew rate和建立保持时间的关系，我还是不太明白：为什么slew rate越大，需要的建立和保持都会变大？

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