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EDA365电子论坛网»电子社区 › 研发技术版块 › 硬件设计讨论 › 以太网接口问题求助
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以太网接口问题求助

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liuxiang5119
  • TA的每日心情
    慵懒
    2020-8-10 15:36

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    [LV.5]常住居民I
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    1#
    发表于 2015-9-23 15:55 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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    问题描述如下：
    : O+ q6 e/ j" L  |项目是分两个部分，一个核心板，一个接口板。问题就是我那个网口芯片（AR8031）在那块板上合适，分别会有什么问题，网络后期会用到千兆，所以对这个比较在意。! I! i6 z  o4 x. |4 y, o  @
    1、ar8031 在核心板上，然后引出的4组差分线通过FPC接插件接到 接口板 上，然后在接到 网口变压器上；2 A& M3 ^3 a2 L/ W% h. c# l! N& Q
    2、核心板直接引出 网络接口线  通过FPC接插件到 接口板上，然后到AR8031,之后到接口板的网络变压器上。# V- l3 @6 W4 k( _

    & p' I- R$ x- W6 `, b7 w7 I- ?! \, C! ~! i 这两个方案有什么大的问题没有，另外哪种比较合理，希望大伙讨论下，最好说明理由
    7 z! t, t" e& q( [- b, E" g

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    liuxiang5119
  • TA的每日心情
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     楼主| 发表于 2015-9-23 17:27 | 只看该作者
    fallen 发表于 2015-9-23 17:16, c; H& N9 J4 M( \
    模块独立，而且你的RMII或者MII或者其他的总线等可以走的比较长一点。* D9 |# ^; U, B% `; M
    你要把网络的弄的太长了或者转接 ...

    # r$ F' F8 L7 ^这样的话我RMIL走线大概会在600mil左右，也就是15个mm，然后FPC接插件线长会在10mm，这样下来总的长度可能会到30mm，这样的长度对RMIL来说影响不会太大么   而且这些线发送和接收组内最好是等长吧    他这个频率最大125M  那么这个传输线必然会对其他信号有干扰吧   所以这个传输线我最好得加个屏蔽什么的
    0 Z+ u: B0 T0 W
      r& W  R% p( i5 @) r7 I, _

    点评

    fallen
    RMII，百兆，CLK应该是在50MHZ 如果你确定是30mm，那么就不用管，真的很短。按照一般原则，包地就行。  详情 回复 发表于 2015-9-23 17:35

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    liuxiang5119
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     楼主| 发表于 2015-9-25 08:55 | 只看该作者
    zlpkcnm 发表于 2015-9-24 16:12
    * O* S& q; b; d7 v: |6 _( Z第二种~~~~第一种你会知道什么叫住丢包严重，你会知道很失败~~~而且第一种很可能对EMC影响大

    6 o7 e" B  a# Y+ U按照我的理解  第一种差分线对EMC影响应该最小  而且应该会好控制
    2 {& b% M: x6 ~- H, q第二种上边都是高速的收发线   引线必然会当天线使 而且结构上这些个接线是从DDR上方过去的   9 i4 A4 H/ g: ]* J6 y# y
    当然可能我的理解有误  
    : f: Y# E$ r& A+ s' E8 a一开始使用第一种主要就是想差分对的EMC好控制   没想和网口变压器距离远近到底什么情况这个问题, ?2 b, p' I- U  d

    1 U8 _2 @+ L0 C) B$ D

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    zlpkcnm
    差分高速信号走内层，EMC很好控制；如果走表层好像有问题 我个人认为差分线平面，差分线外的磁场比较弱，因为两条线电平相反，但是两条线之间的磁场是增强了的。所以我认为差分线之间垂直于PCB板的磁场很强，  详情 回复 发表于 2015-9-25 09:34

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    zlpkcnm

    该用户从未签到
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    发表于 2015-9-25 09:34 | 只看该作者
    liuxiang5119 发表于 2015-9-25 08:552 L/ j4 A( `$ a; g( u+ d
    按照我的理解  第一种差分线对EMC影响应该最小  而且应该会好控制
    6 I/ h3 `6 J+ j! G* m第二种上边都是高速的收发线   引线必 ...

    ! c# X- e2 D  D1 v差分高速信号走内层，EMC很好控制；如果走表层好像有问题* X# r# F2 I6 M; U
    0 |* o3 f5 P8 ]4 l6 u
    , u: E; v  w2 l; n. t& N; a% q

    ) c$ ~$ N+ r: T8 c. i# I5 e我个人认为差分线平面，差分线外的磁场比较弱，因为两条线电平相反，但是两条线之间的磁场是增强了的。所以我认为差分线之间垂直于PCB板的磁场很强，两条线产生的叠加了。那么差分线过度（太长）放在PCB表层会引起EMC问题。这是我个人理解。& S3 p0 X: X0 f, r4 [- d/ w$ T% Y

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    fallen

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    2#
    发表于 2015-9-23 16:07 | 只看该作者
    显然是2，没啥好说的。

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    liuxiang5119
    额 好直接 不过可以给稍微解释下么 现在是用的第一种方案，我想给改第二种，涉及到结构什么的变动，所以必须要有一个确定的解释，解释这样的好处以及原先方案的问题。  详情 回复 发表于 2015-9-23 16:37

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    菩提老树

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    3#
    发表于 2015-9-23 16:16 | 只看该作者
    版主已经说了是2，这就是2啦；至于理由的话，很显然PHY尽量离CONN近一点比较好

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    liuxiang5119
  • TA的每日心情
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    2020-8-10 15:36

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    4#
     楼主| 发表于 2015-9-23 16:37 | 只看该作者
    fallen 发表于 2015-9-23 16:07
    + L0 \. E! Z6 w5 U) ~$ x2 Y显然是2，没啥好说的。

    . A1 i- D0 G7 G: p% D额   好直接    不过可以给稍微解释下么     
    3 G0 P) b' J5 W9 c2 T; J: k4 x现在是用的第一种方案，我想给改第二种，涉及到结构什么的变动，所以必须要有一个确定的解释，解释这样的好处以及原先方案的问题。
    , n9 Q( m8 l& K$ x  P* O* ?! y% K! h' W$ o/ O$ q7 x) C, L

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    fallen
    模块独立，而且你的RMII或者MII或者其他的总线等可以走的比较长一点。 你要把网络的弄的太长了或者转接几次是不好的选择。  详情 回复 发表于 2015-9-23 17:16
    liuxiang5119
    因为现在公司自己测试只有百兆的网络，所以测试不会有什么问题，关键后期实际现场用是千兆，担心会有其他问题出现  详情 回复 发表于 2015-9-23 16:38

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    liuxiang5119
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    2020-8-10 15:36

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    5#
     楼主| 发表于 2015-9-23 16:38 | 只看该作者
    liuxiang5119 发表于 2015-9-23 16:374 X! W2 R% _) D, u
    额   好直接    不过可以给稍微解释下么     % N/ h& Q; y+ |+ a
    现在是用的第一种方案，我想给改第二种，涉及到结构什么的 ...
    . F% e/ G8 C" [6 O  N- a" v9 [
    因为现在公司自己测试只有百兆的网络，所以测试不会有什么问题，关键后期实际现场用是千兆，担心会有其他问题出现* d; m3 O4 F: D, m) L( h+ l6 g

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    fallen

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    6#
    发表于 2015-9-23 17:16 | 只看该作者
    liuxiang5119 发表于 2015-9-23 16:37& a: A1 K0 E, l- ~
    额   好直接    不过可以给稍微解释下么     " w$ N; u$ {& f& ^
    现在是用的第一种方案，我想给改第二种，涉及到结构什么的 ...

    " y' \! a0 [6 d4 R模块独立，而且你的RMII或者MII或者其他的总线等可以走的比较长一点。: l* u- \% P% E
    你要把网络的弄的太长了或者转接几次是不好的选择。' M6 C# V! `+ C- ?' r7 ?

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    liuxiang5119
    这样的话我RMIL走线大概会在600mil左右，也就是15个mm，然后FPC接插件线长会在10mm，这样下来总的长度可能会到30mm，这样的长度对RMIL来说影响不会太大么 而且这些线发送和接受组内最好是等长吧 他这个频率最大  详情 回复 发表于 2015-9-23 17:27

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    fallen

    该用户从未签到
    8#
    发表于 2015-9-23 17:35 | 只看该作者
    liuxiang5119 发表于 2015-9-23 17:27
    - p( h7 o$ l" \. w8 w这样的话我RMIL走线大概会在600mil左右，也就是15个mm，然后FPC接插件线长会在10mm，这样下来总的长度可 ...
    , _- h- T/ o0 K# G3 E
    RMII，百兆，CLK应该是在50MHZ
    ( p  e9 Y- i! S如果你确定是30mm，那么就不用管，真的很短。按照一般原则，包地就行。
    1 i3 p' u! {' H# R  ?( G& Z

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    liuxiang5119
    这个芯片是千兆的，做这些主要就是为了千兆那个考虑，所以CLK是125M  详情 回复 发表于 2015-9-23 17:38

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    liuxiang5119
  • TA的每日心情
    慵懒
    2020-8-10 15:36

    • 签到天数: 36 天

    [LV.5]常住居民I
    9#
     楼主| 发表于 2015-9-23 17:38 | 只看该作者
    fallen 发表于 2015-9-23 17:35# H( d7 V$ ^7 J, f) R1 C: H
    RMII，百兆，CLK应该是在50MHZ
    ; F- d; _! n. l+ x, U8 Z" X如果你确定是30mm，那么就不用管，真的很短。按照一般原则，包地就行。

    " |) J% i1 ^4 D这个芯片是千兆的，做这些主要就是为了千兆那个考虑，所以CLK是125M  # b! v' A: j: s& E

    & N6 u% F" E: `; i4 P0 c3 k* C

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    kevin890505
    原因版主说了。 信号方面，实际弄过RGMII,SSSMII,MII走个30cm刚刚的，QSGMII都有30cm左右，这些虽然不一样，但以此类推，只要线长误差不太大，你那随便整了，不过还是可以整个组内等长，和其他信号拉开到5W间距足矣  详情 回复 发表于 2015-9-23 22:49
    fallen
    没事，放心大胆的弄。SDRAM的CLK 166M的都是随便画，当然这跟芯片的时序也有关系。你只要按照一般原则处理好了，是没有问题的。  详情 回复 发表于 2015-9-23 17:58

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    fallen

    该用户从未签到
    10#
    发表于 2015-9-23 17:58 | 只看该作者
    liuxiang5119 发表于 2015-9-23 17:38
    + K2 T# V) l& n3 i- z5 ^( }( j这个芯片是千兆的，做这些主要就是为了千兆那个考虑，所以CLK是125M
    : k' v% t7 v4 ^4 c: v( E
    没事，放心大胆的弄。SDRAM的CLK   166M的都是随便画，当然这跟芯片的时序也有关系。你只要按照一般原则处理好了，是没有问题的。
    9 F5 _: {% R" ~2 \1 j3 J! \( ~7 h

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    pex857617729
  • TA的每日心情
    无聊
    2019-11-20 15:37

    • 签到天数: 1 天

    [LV.1]初来乍到
    11#
    发表于 2015-9-23 19:41 | 只看该作者
    有条件的话，可以做下网口一致性测试，看看。

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    kevin890505

    该用户从未签到
    12#
    发表于 2015-9-23 22:49 | 只看该作者
    liuxiang5119 发表于 2015-9-23 17:38
    2 _: P5 v% a6 I, d# @/ S( W1 z, f这个芯片是千兆的，做这些主要就是为了千兆那个考虑，所以CLK是125M
    # A3 I( n7 @1 j! [, r
    原因版主说了。
    ; Q& j  x) K, p/ m- c信号方面，实际弄过RGMII,SSSMII,MII走个30cm刚刚的，QSGMII都有30cm左右，这些虽然不一样，但以此类推，只要线长误差不太大，你那随便整了，不过还是可以整个组内等长，和其他信号拉开到5W间距足矣，多层板子就走到内层去，稍微注意下，相出问题都难。
    ' m7 D6 W' N' R5 t

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    天天在线

    该用户从未签到
    13#
    发表于 2015-9-24 08:17 | 只看该作者
    学习的漂过

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    zlpkcnm

    该用户从未签到
    14#
    发表于 2015-9-24 16:12 | 只看该作者
    第二种~~~~第一种你会知道什么叫住丢包严重，你会知道很失败~~~而且第一种很可能对EMC影响大
    / o& c1 M# ~3 l' N

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    liuxiang5119
    按照我的理解 第一种差分线对EMC影响应该最小 而且应该会好控制 第二种上边都是高速的收发线 引线必然会当天线使 而且结构上这些个接线是从DDR上方过去的 当然可能我的理解有误 一开始使用第一种主要就  详情 回复 发表于 2015-9-25 08:55

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