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EDA365电子论坛网»电子社区 › 研发技术版块 › 硬件设计讨论 › 以太网接口问题求助
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以太网接口问题求助

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liuxiang5119
  • TA的每日心情
    慵懒
    2020-8-10 15:36

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    [LV.5]常住居民I
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    1#
    发表于 2015-9-23 15:55 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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    问题描述如下：
    - ]4 Y3 `9 b* H4 Y7 w" [" A8 W& m项目是分两个部分，一个核心板，一个接口板。问题就是我那个网口芯片（AR8031）在那块板上合适，分别会有什么问题，网络后期会用到千兆，所以对这个比较在意。) h9 Q. i- |$ o0 q* M* h2 |
    1、ar8031 在核心板上，然后引出的4组差分线通过FPC接插件接到 接口板 上，然后在接到 网口变压器上；3 R/ \( Y5 L* R% {$ _1 k! l
    2、核心板直接引出 网络接口线  通过FPC接插件到 接口板上，然后到AR8031,之后到接口板的网络变压器上。4 ?& F. b; u& z* X* W7 `, z9 z
    # w  A3 A1 z# B8 A7 j' m: F! V" b
    这两个方案有什么大的问题没有，另外哪种比较合理，希望大伙讨论下，最好说明理由
    . R1 m! r4 t. D; z0 Y# @+ K* i

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    liuxiang5119
  • TA的每日心情
    慵懒
    2020-8-10 15:36

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     楼主| 发表于 2015-9-23 17:27 | 只看该作者
    fallen 发表于 2015-9-23 17:16
    $ {, P& k6 |  |  M5 h' }% m4 _6 d. B8 s模块独立，而且你的RMII或者MII或者其他的总线等可以走的比较长一点。
    9 h" A5 l* @: U0 Z& Z; I你要把网络的弄的太长了或者转接 ...
    ( y  g3 F& i8 u" W7 K
    这样的话我RMIL走线大概会在600mil左右，也就是15个mm，然后FPC接插件线长会在10mm，这样下来总的长度可能会到30mm，这样的长度对RMIL来说影响不会太大么   而且这些线发送和接收组内最好是等长吧    他这个频率最大125M  那么这个传输线必然会对其他信号有干扰吧   所以这个传输线我最好得加个屏蔽什么的
    + D0 Y0 H2 n4 f  a
    # p* q! H3 T. ?/ R1 U* x2 U& M

    点评

    fallen
    RMII，百兆，CLK应该是在50MHZ 如果你确定是30mm，那么就不用管，真的很短。按照一般原则，包地就行。  详情 回复 发表于 2015-9-23 17:35

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    liuxiang5119
  • TA的每日心情
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     楼主| 发表于 2015-9-25 08:55 | 只看该作者
    zlpkcnm 发表于 2015-9-24 16:122 `2 N6 C$ j+ d! w
    第二种~~~~第一种你会知道什么叫住丢包严重，你会知道很失败~~~而且第一种很可能对EMC影响大

    8 N+ M+ q: ?5 r' _7 j) d按照我的理解  第一种差分线对EMC影响应该最小  而且应该会好控制
    # P  Y& g- X+ Q* |6 _! Y4 o第二种上边都是高速的收发线   引线必然会当天线使 而且结构上这些个接线是从DDR上方过去的   
    * R+ [! j3 l& ?7 [& Q当然可能我的理解有误  
    - `/ A# |. m9 V一开始使用第一种主要就是想差分对的EMC好控制   没想和网口变压器距离远近到底什么情况这个问题6 F' E; o# T6 a9 k7 L9 N8 v
    8 _) S* G% z- S9 D0 C- D

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    zlpkcnm
    差分高速信号走内层，EMC很好控制；如果走表层好像有问题 我个人认为差分线平面，差分线外的磁场比较弱，因为两条线电平相反，但是两条线之间的磁场是增强了的。所以我认为差分线之间垂直于PCB板的磁场很强，  详情 回复 发表于 2015-9-25 09:34

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    zlpkcnm

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    发表于 2015-9-25 09:34 | 只看该作者
    liuxiang5119 发表于 2015-9-25 08:55
    7 Y$ I$ W( I0 w* y/ }6 S. X$ v$ k$ E按照我的理解  第一种差分线对EMC影响应该最小  而且应该会好控制2 v, j) ~; i  j8 {  w$ M* q& C
    第二种上边都是高速的收发线   引线必 ...

    - M% r3 p  h: r/ P: m& W$ r差分高速信号走内层，EMC很好控制；如果走表层好像有问题7 {6 w* O0 J4 d. y
    ) u4 i" f( c: r! A" D# h
    - c* A' M2 g( }3 \/ x

    - g$ a, f& k) `( Z# j' d# W, G我个人认为差分线平面，差分线外的磁场比较弱，因为两条线电平相反，但是两条线之间的磁场是增强了的。所以我认为差分线之间垂直于PCB板的磁场很强，两条线产生的叠加了。那么差分线过度（太长）放在PCB表层会引起EMC问题。这是我个人理解。( V2 Z5 L1 q' N5 F9 f0 ~5 B3 ?

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    liuxiang5119
    理解这个现象 但是实际应用是差分线在PCB上走线大概在5cm左右，然后经过接插件到接口板上，而且接插件上的接线是可以做屏蔽处理的，总比十几根高速线引出去好吧（个人感觉）， 但是现在好多事说第2种好点，这样网  详情 回复 发表于 2015-9-25 13:31

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    fallen

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    2#
    发表于 2015-9-23 16:07 | 只看该作者
    显然是2，没啥好说的。

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    liuxiang5119
    额 好直接 不过可以给稍微解释下么 现在是用的第一种方案，我想给改第二种，涉及到结构什么的变动，所以必须要有一个确定的解释，解释这样的好处以及原先方案的问题。  详情 回复 发表于 2015-9-23 16:37

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    菩提老树

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    3#
    发表于 2015-9-23 16:16 | 只看该作者
    版主已经说了是2，这就是2啦；至于理由的话，很显然PHY尽量离CONN近一点比较好

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    liuxiang5119
  • TA的每日心情
    慵懒
    2020-8-10 15:36

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    [LV.5]常住居民I
    4#
     楼主| 发表于 2015-9-23 16:37 | 只看该作者
    fallen 发表于 2015-9-23 16:074 j9 Q8 i6 `9 Y
    显然是2，没啥好说的。
    4 T+ M9 `9 W0 `
    额   好直接    不过可以给稍微解释下么     
    2 d1 d% E! j. [# E3 _+ |现在是用的第一种方案，我想给改第二种，涉及到结构什么的变动，所以必须要有一个确定的解释，解释这样的好处以及原先方案的问题。3 x2 ~  ]( q& V: d( z

    ; ^9 @' }( [8 U+ W# u

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    fallen
    模块独立，而且你的RMII或者MII或者其他的总线等可以走的比较长一点。 你要把网络的弄的太长了或者转接几次是不好的选择。  详情 回复 发表于 2015-9-23 17:16
    liuxiang5119
    因为现在公司自己测试只有百兆的网络，所以测试不会有什么问题，关键后期实际现场用是千兆，担心会有其他问题出现  详情 回复 发表于 2015-9-23 16:38

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    liuxiang5119
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    2020-8-10 15:36

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    5#
     楼主| 发表于 2015-9-23 16:38 | 只看该作者
    liuxiang5119 发表于 2015-9-23 16:375 U* t$ N: t& F& @/ A* ]
    额   好直接    不过可以给稍微解释下么     7 |1 e) K. W$ h( @' L  G  o
    现在是用的第一种方案，我想给改第二种，涉及到结构什么的 ...
    6 l7 o& L: t% Y" p7 `+ L1 T
    因为现在公司自己测试只有百兆的网络，所以测试不会有什么问题，关键后期实际现场用是千兆，担心会有其他问题出现
    : N4 Q. C0 C( V; c5 W8 {

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    fallen

    该用户从未签到
    6#
    发表于 2015-9-23 17:16 | 只看该作者
    liuxiang5119 发表于 2015-9-23 16:378 Z; o1 K& ~# R7 L: _, q8 T  j
    额   好直接    不过可以给稍微解释下么     
    8 m+ C( `4 x0 ~6 ]( D  B现在是用的第一种方案，我想给改第二种，涉及到结构什么的 ...
    $ r9 u+ }# M6 I1 K; ]6 X  `- j: N
    模块独立，而且你的RMII或者MII或者其他的总线等可以走的比较长一点。
    & ]* S6 w1 j8 O你要把网络的弄的太长了或者转接几次是不好的选择。
    , A0 B" i4 v4 d# ^+ ]: j7 I

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    liuxiang5119
    这样的话我RMIL走线大概会在600mil左右，也就是15个mm，然后FPC接插件线长会在10mm，这样下来总的长度可能会到30mm，这样的长度对RMIL来说影响不会太大么 而且这些线发送和接受组内最好是等长吧 他这个频率最大  详情 回复 发表于 2015-9-23 17:27

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    fallen

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    8#
    发表于 2015-9-23 17:35 | 只看该作者
    liuxiang5119 发表于 2015-9-23 17:27$ `2 ^, o5 Q9 F, ?$ I& h, @7 m3 v
    这样的话我RMIL走线大概会在600mil左右，也就是15个mm，然后FPC接插件线长会在10mm，这样下来总的长度可 ...

    , \8 K  v4 b8 }- E3 RRMII，百兆，CLK应该是在50MHZ
    ! U' t# _1 S- j0 e0 ?) A如果你确定是30mm，那么就不用管，真的很短。按照一般原则，包地就行。
    1 w! k9 t6 T/ X1 }( |% u

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    liuxiang5119
    这个芯片是千兆的，做这些主要就是为了千兆那个考虑，所以CLK是125M  详情 回复 发表于 2015-9-23 17:38

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    liuxiang5119
  • TA的每日心情
    慵懒
    2020-8-10 15:36

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    [LV.5]常住居民I
    9#
     楼主| 发表于 2015-9-23 17:38 | 只看该作者
    fallen 发表于 2015-9-23 17:35
    + t$ J  u+ I+ q& b1 a- Q) NRMII，百兆，CLK应该是在50MHZ+ ~: W% s& v! @7 C. c: w# w5 n
    如果你确定是30mm，那么就不用管，真的很短。按照一般原则，包地就行。

    8 d( b+ Z: i* B( W/ P4 M# B. _这个芯片是千兆的，做这些主要就是为了千兆那个考虑，所以CLK是125M  : d% }1 A+ o% {
    ; @) `& E  G: |) y; A

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    kevin890505
    原因版主说了。 信号方面，实际弄过RGMII,SSSMII,MII走个30cm刚刚的，QSGMII都有30cm左右，这些虽然不一样，但以此类推，只要线长误差不太大，你那随便整了，不过还是可以整个组内等长，和其他信号拉开到5W间距足矣  详情 回复 发表于 2015-9-23 22:49
    fallen
    没事，放心大胆的弄。SDRAM的CLK 166M的都是随便画，当然这跟芯片的时序也有关系。你只要按照一般原则处理好了，是没有问题的。  详情 回复 发表于 2015-9-23 17:58

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    fallen

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    10#
    发表于 2015-9-23 17:58 | 只看该作者
    liuxiang5119 发表于 2015-9-23 17:384 V" d+ X; }/ W' X
    这个芯片是千兆的，做这些主要就是为了千兆那个考虑，所以CLK是125M
    - a4 O" W3 F5 a7 [3 E1 h  K
    没事，放心大胆的弄。SDRAM的CLK   166M的都是随便画，当然这跟芯片的时序也有关系。你只要按照一般原则处理好了，是没有问题的。3 _8 n9 Z% N6 W8 \6 s+ ~. y2 G

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    pex857617729
  • TA的每日心情
    无聊
    2019-11-20 15:37

    • 签到天数: 1 天

    [LV.1]初来乍到
    11#
    发表于 2015-9-23 19:41 | 只看该作者
    有条件的话，可以做下网口一致性测试，看看。

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    kevin890505

    该用户从未签到
    12#
    发表于 2015-9-23 22:49 | 只看该作者
    liuxiang5119 发表于 2015-9-23 17:38& W/ J/ [6 V. l. X2 j3 d
    这个芯片是千兆的，做这些主要就是为了千兆那个考虑，所以CLK是125M

    ' \/ O  \# {8 x: i( y原因版主说了。
    . j6 a4 o; v/ P信号方面，实际弄过RGMII,SSSMII,MII走个30cm刚刚的，QSGMII都有30cm左右，这些虽然不一样，但以此类推，只要线长误差不太大，你那随便整了，不过还是可以整个组内等长，和其他信号拉开到5W间距足矣，多层板子就走到内层去，稍微注意下，相出问题都难。/ L! h0 \# p3 `0 C" C% r6 g$ ]4 H# f

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    天天在线

    该用户从未签到
    13#
    发表于 2015-9-24 08:17 | 只看该作者
    学习的漂过

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    zlpkcnm

    该用户从未签到
    14#
    发表于 2015-9-24 16:12 | 只看该作者
    第二种~~~~第一种你会知道什么叫住丢包严重，你会知道很失败~~~而且第一种很可能对EMC影响大( m+ l4 h! a$ |: @( z5 A# g2 F

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    liuxiang5119
    按照我的理解 第一种差分线对EMC影响应该最小 而且应该会好控制 第二种上边都是高速的收发线 引线必然会当天线使 而且结构上这些个接线是从DDR上方过去的 当然可能我的理解有误 一开始使用第一种主要就  详情 回复 发表于 2015-9-25 08:55

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