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EDA365电子论坛网»电子社区 › 研发技术版块 › 硬件设计讨论 › 以太网接口问题求助
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以太网接口问题求助

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liuxiang5119
  • TA的每日心情
    慵懒
    2020-8-10 15:36

    • 签到天数: 36 天

    [LV.5]常住居民I
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    1#
    发表于 2015-9-23 15:55 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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    x
    问题描述如下：
    / n$ J, l' ~- J2 `( \项目是分两个部分，一个核心板，一个接口板。问题就是我那个网口芯片（AR8031）在那块板上合适，分别会有什么问题，网络后期会用到千兆，所以对这个比较在意。
    # @6 [1 v$ ^3 B% a1 @( x% B1、ar8031 在核心板上，然后引出的4组差分线通过FPC接插件接到 接口板 上，然后在接到 网口变压器上；' j7 V0 e% \) v  ]$ U# I
    2、核心板直接引出 网络接口线  通过FPC接插件到 接口板上，然后到AR8031,之后到接口板的网络变压器上。
    6 t& h8 U* w& W0 J% u. c, B5 a" a7 Y; r. ]: L
    这两个方案有什么大的问题没有，另外哪种比较合理，希望大伙讨论下，最好说明理由
    + Q, e& X9 Y- ^( m" a1 o( B$ t+ w1 a

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    liuxiang5119
  • TA的每日心情
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    2020-8-10 15:36

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     楼主| 发表于 2015-9-23 17:27 | 只看该作者
    fallen 发表于 2015-9-23 17:16
    0 \8 ]5 J# b3 ]! c% u; p模块独立，而且你的RMII或者MII或者其他的总线等可以走的比较长一点。
    8 Y" m3 v7 K1 I. c" t5 `你要把网络的弄的太长了或者转接 ...

    ) A" @% Z# C% `% Q- X这样的话我RMIL走线大概会在600mil左右，也就是15个mm，然后FPC接插件线长会在10mm，这样下来总的长度可能会到30mm，这样的长度对RMIL来说影响不会太大么   而且这些线发送和接收组内最好是等长吧    他这个频率最大125M  那么这个传输线必然会对其他信号有干扰吧   所以这个传输线我最好得加个屏蔽什么的 0 b; c: Q0 g7 s# @9 ~
    - r1 O% n# M6 i0 A

    点评

    fallen
    RMII，百兆，CLK应该是在50MHZ 如果你确定是30mm，那么就不用管，真的很短。按照一般原则，包地就行。  详情 回复 发表于 2015-9-23 17:35

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    liuxiang5119
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     楼主| 发表于 2015-9-25 08:55 | 只看该作者
    zlpkcnm 发表于 2015-9-24 16:12& ~% ?1 K$ B0 s2 s
    第二种~~~~第一种你会知道什么叫住丢包严重，你会知道很失败~~~而且第一种很可能对EMC影响大
    4 x. ~; `: K6 p
    按照我的理解  第一种差分线对EMC影响应该最小  而且应该会好控制% e/ _( f1 Z4 }
    第二种上边都是高速的收发线   引线必然会当天线使 而且结构上这些个接线是从DDR上方过去的   
    7 J6 D+ C# @, r7 t9 P' V" I当然可能我的理解有误  - `# }  B6 b/ R+ @: X7 n& J
    一开始使用第一种主要就是想差分对的EMC好控制   没想和网口变压器距离远近到底什么情况这个问题: y6 H  |! K8 @) _8 b* e6 j
    7 I1 z, h4 ~1 C% O; `  c* {, g

    点评

    zlpkcnm
    差分高速信号走内层，EMC很好控制；如果走表层好像有问题 我个人认为差分线平面，差分线外的磁场比较弱，因为两条线电平相反，但是两条线之间的磁场是增强了的。所以我认为差分线之间垂直于PCB板的磁场很强，  详情 回复 发表于 2015-9-25 09:34

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    zlpkcnm

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    发表于 2015-9-25 09:34 | 只看该作者
    liuxiang5119 发表于 2015-9-25 08:55
    3 N) i3 K" F. z4 y# k按照我的理解  第一种差分线对EMC影响应该最小  而且应该会好控制
    8 B( s, N3 \- a8 p第二种上边都是高速的收发线   引线必 ...
    ; d- S1 h# v5 l7 t1 }% f; d: {& g
    差分高速信号走内层，EMC很好控制；如果走表层好像有问题
    , J$ [- }8 B$ \8 K9 H
    5 }" s9 y- O) B; q6 A
    ! Q- n1 p3 y+ [2 y3 s, f
    % p, h( @; ?# I我个人认为差分线平面，差分线外的磁场比较弱，因为两条线电平相反，但是两条线之间的磁场是增强了的。所以我认为差分线之间垂直于PCB板的磁场很强，两条线产生的叠加了。那么差分线过度（太长）放在PCB表层会引起EMC问题。这是我个人理解。
    ' h' Z5 Q2 V4 Q6 Z

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    liuxiang5119
    理解这个现象 但是实际应用是差分线在PCB上走线大概在5cm左右，然后经过接插件到接口板上，而且接插件上的接线是可以做屏蔽处理的，总比十几根高速线引出去好吧（个人感觉）， 但是现在好多事说第2种好点，这样网  详情 回复 发表于 2015-9-25 13:31

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    fallen

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    2#
    发表于 2015-9-23 16:07 | 只看该作者
    显然是2，没啥好说的。

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    liuxiang5119
    额 好直接 不过可以给稍微解释下么 现在是用的第一种方案，我想给改第二种，涉及到结构什么的变动，所以必须要有一个确定的解释，解释这样的好处以及原先方案的问题。  详情 回复 发表于 2015-9-23 16:37

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    菩提老树

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    3#
    发表于 2015-9-23 16:16 | 只看该作者
    版主已经说了是2，这就是2啦；至于理由的话，很显然PHY尽量离CONN近一点比较好

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    liuxiang5119
  • TA的每日心情
    慵懒
    2020-8-10 15:36

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    4#
     楼主| 发表于 2015-9-23 16:37 | 只看该作者
    fallen 发表于 2015-9-23 16:07
    . _3 ~. z% ]% u1 |- ]) I显然是2，没啥好说的。
    2 J  _% f* W$ w; y, V3 I: O- ]9 v
    额   好直接    不过可以给稍微解释下么     
    ! s1 r+ x3 {( x7 @现在是用的第一种方案，我想给改第二种，涉及到结构什么的变动，所以必须要有一个确定的解释，解释这样的好处以及原先方案的问题。
    , x: L0 l5 |! U. A- w& Y
    & [0 n$ ]  L# H

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    fallen
    模块独立，而且你的RMII或者MII或者其他的总线等可以走的比较长一点。 你要把网络的弄的太长了或者转接几次是不好的选择。  详情 回复 发表于 2015-9-23 17:16
    liuxiang5119
    因为现在公司自己测试只有百兆的网络，所以测试不会有什么问题，关键后期实际现场用是千兆，担心会有其他问题出现  详情 回复 发表于 2015-9-23 16:38

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    liuxiang5119
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    2020-8-10 15:36

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    5#
     楼主| 发表于 2015-9-23 16:38 | 只看该作者
    liuxiang5119 发表于 2015-9-23 16:375 `: L) H- f1 m: ~$ y
    额   好直接    不过可以给稍微解释下么     
    2 u" u% R: q8 u7 ]% D现在是用的第一种方案，我想给改第二种，涉及到结构什么的 ...
    ( K% ~. V! I1 f4 t
    因为现在公司自己测试只有百兆的网络，所以测试不会有什么问题，关键后期实际现场用是千兆，担心会有其他问题出现
    # c+ X) V2 d. A: S* i# y

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    fallen

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    6#
    发表于 2015-9-23 17:16 | 只看该作者
    liuxiang5119 发表于 2015-9-23 16:370 m3 E# ^6 a# B% O4 w1 n% G& w
    额   好直接    不过可以给稍微解释下么     ' N. z% y, d; R& k  f$ h8 d
    现在是用的第一种方案，我想给改第二种，涉及到结构什么的 ...
    % U6 }# v% ?; `0 L* c* A
    模块独立，而且你的RMII或者MII或者其他的总线等可以走的比较长一点。- m7 }, y' f0 |1 r+ ?! `( o
    你要把网络的弄的太长了或者转接几次是不好的选择。) V4 ?$ @) X# C0 @. i1 ?# o

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    liuxiang5119
    这样的话我RMIL走线大概会在600mil左右，也就是15个mm，然后FPC接插件线长会在10mm，这样下来总的长度可能会到30mm，这样的长度对RMIL来说影响不会太大么 而且这些线发送和接受组内最好是等长吧 他这个频率最大  详情 回复 发表于 2015-9-23 17:27

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    fallen

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    8#
    发表于 2015-9-23 17:35 | 只看该作者
    liuxiang5119 发表于 2015-9-23 17:27& L) Q" x  u4 p- `8 B% {
    这样的话我RMIL走线大概会在600mil左右，也就是15个mm，然后FPC接插件线长会在10mm，这样下来总的长度可 ...

    ! l9 ~5 X/ s1 H8 X% O6 ORMII，百兆，CLK应该是在50MHZ/ x) B* L# [. h  F
    如果你确定是30mm，那么就不用管，真的很短。按照一般原则，包地就行。
    ; M" H8 l' h9 C- b- C9 L1 H

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    liuxiang5119
    这个芯片是千兆的，做这些主要就是为了千兆那个考虑，所以CLK是125M  详情 回复 发表于 2015-9-23 17:38

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    liuxiang5119
  • TA的每日心情
    慵懒
    2020-8-10 15:36

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    [LV.5]常住居民I
    9#
     楼主| 发表于 2015-9-23 17:38 | 只看该作者
    fallen 发表于 2015-9-23 17:35
      y7 p6 ~3 U/ V) i% W" S4 Q* A$ h! eRMII，百兆，CLK应该是在50MHZ& s$ V6 A3 s/ d+ ^+ a2 t
    如果你确定是30mm，那么就不用管，真的很短。按照一般原则，包地就行。
    * K1 V0 w. o1 a; p
    这个芯片是千兆的，做这些主要就是为了千兆那个考虑，所以CLK是125M  
    0 E) K+ `3 E, t3 W+ |$ Q" u# t
    8 g6 I) y; n+ U5 o, k4 I! O

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    kevin890505
    原因版主说了。 信号方面，实际弄过RGMII,SSSMII,MII走个30cm刚刚的，QSGMII都有30cm左右，这些虽然不一样，但以此类推，只要线长误差不太大，你那随便整了，不过还是可以整个组内等长，和其他信号拉开到5W间距足矣  详情 回复 发表于 2015-9-23 22:49
    fallen
    没事，放心大胆的弄。SDRAM的CLK 166M的都是随便画，当然这跟芯片的时序也有关系。你只要按照一般原则处理好了，是没有问题的。  详情 回复 发表于 2015-9-23 17:58

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    fallen

    该用户从未签到
    10#
    发表于 2015-9-23 17:58 | 只看该作者
    liuxiang5119 发表于 2015-9-23 17:38
    " s2 k' }+ t2 F7 E9 ?这个芯片是千兆的，做这些主要就是为了千兆那个考虑，所以CLK是125M

    # m% \) H: w" m: e7 t没事，放心大胆的弄。SDRAM的CLK   166M的都是随便画，当然这跟芯片的时序也有关系。你只要按照一般原则处理好了，是没有问题的。7 o% Y* R# q6 h# M# g; A# E( w9 t

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    pex857617729
  • TA的每日心情
    无聊
    2019-11-20 15:37

    • 签到天数: 1 天

    [LV.1]初来乍到
    11#
    发表于 2015-9-23 19:41 | 只看该作者
    有条件的话，可以做下网口一致性测试，看看。

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    kevin890505

    该用户从未签到
    12#
    发表于 2015-9-23 22:49 | 只看该作者
    liuxiang5119 发表于 2015-9-23 17:38
    . P+ Q9 d' u3 p; }这个芯片是千兆的，做这些主要就是为了千兆那个考虑，所以CLK是125M
    " b" {6 o1 R# u3 A3 ]) Y
    原因版主说了。
    0 e# Y: A" M' q* I8 C信号方面，实际弄过RGMII,SSSMII,MII走个30cm刚刚的，QSGMII都有30cm左右，这些虽然不一样，但以此类推，只要线长误差不太大，你那随便整了，不过还是可以整个组内等长，和其他信号拉开到5W间距足矣，多层板子就走到内层去，稍微注意下，相出问题都难。# O) q$ Q. b' d5 Q6 Y6 c

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    天天在线

    该用户从未签到
    13#
    发表于 2015-9-24 08:17 | 只看该作者
    学习的漂过

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    zlpkcnm

    该用户从未签到
    14#
    发表于 2015-9-24 16:12 | 只看该作者
    第二种~~~~第一种你会知道什么叫住丢包严重，你会知道很失败~~~而且第一种很可能对EMC影响大
    6 j, J' E; l  P

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    liuxiang5119
    按照我的理解 第一种差分线对EMC影响应该最小 而且应该会好控制 第二种上边都是高速的收发线 引线必然会当天线使 而且结构上这些个接线是从DDR上方过去的 当然可能我的理解有误 一开始使用第一种主要就  详情 回复 发表于 2015-9-25 08:55

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