HELP! Allegro package designer 问题

louis_liu

请教大家，如何在package designer里面放入一个电容，并且对这个电容进行 assign net， assign refdes？
9 f, B8 c( e: L7 p7 L大家都知道DIE,BGA是可以通过软件生成并且将二者的pin赋予 特定的net，但是如果要摆放一个电容在封装里面，allegro该如何实现呢？谢谢！
: S/ y# g1 E! z7 U( e8 _

小蒙art黑豆

加元器件不多时，可以通过logic界面添加，最后再赋予网络，加的多还是画个原理图吧，要是没看懂可以微信我13823773314欢迎交流哦

amao

加分立元件不多时，可以输出netlist, 在netlist中修改加入网表中，再import一次网表就可以了网表的格式如下，看下就明白了。
: Q8 V+ q$ W- O$ Y5 p, A- _
" ?3 c& W6 @2 x7 E  }$ W9 `$PACKAGES
BGA ! BGA ; BGA
5 A( F: A& {/ j6 QDIE ! DIE ; DIE
+ p2 c" U* O$ A& T1 U5 \( s$NETS
A9_PLL_VDD ; BGA.W6 DIE.231
A9_PLL_VSS ; BGA.Y7 DIE.229
ADACL_VOUT ; BGA.A17 DIE.55
ADACR_VOUT ; BGA.B17 DIE.57
: q7 R$ L1 R" e( r8 X8 V6 _ADAC_VAA2V5 ; BGA.B20 DIE.70
ADAC_VREF_NEG ; BGA.D18 DIE.67
ADAC_VREF_POS ; BGA.C19 DIE.68
; W: H- X# B' a* s5 mD_A0 ; BGA.AB6 DIE.223
1 r( A. t( \1 \! t: R

$ J# O" y' B; Z' k$ ^0 \.......

amao

等10月新办公室装修好了，后面如免费授课，如你参加的话可以现场交流

pjh02032121

小蒙art黑豆 发表于 2016-8-2 21:04
; T2 C) S1 |) {6 |# Y( O* C3 ?3 e加元器件不多时，可以通过logic界面添加，最后再赋予网络，加的多还是画个原理图吧，要是没看懂可以微信我1 ...

  U0 Z% ?. U( t; \% ]正解！！！！！！！

锤子米啊

对于net赋予问题，我有个疑问：
我们做多个PIN的芯片的package symbol时（比如BGA），通过DXF或其它方式创建的package symbol实际上并没有net。
" |7 e. ^9 n9 O7 U/ v导入sip封装设计的时候，该如何来创建net？（一个个的创建很麻烦）

phoenix4301

x学习一下

denny_9

在导入 DIE 时就可以 把DIE的 net 定义好，导入sip 内，就可以有net了。

gochip

还是做个原理图吧，后面用也方便