HELP! Allegro package designer 问题

louis_liu

请教大家，如何在package designer里面放入一个电容，并且对这个电容进行 assign net， assign refdes？
大家都知道DIE,BGA是可以通过软件生成并且将二者的pin赋予 特定的net，但是如果要摆放一个电容在封装里面，allegro该如何实现呢？谢谢！

小蒙art黑豆

加元器件不多时，可以通过logic界面添加，最后再赋予网络，加的多还是画个原理图吧，要是没看懂可以微信我13823773314欢迎交流哦

amao

加分立元件不多时，可以输出netlist, 在netlist中修改加入网表中，再import一次网表就可以了网表的格式如下，看下就明白了。
8 V% n6 R6 o9 }! R+ x" S7 q- O
$PACKAGES
BGA ! BGA ; BGA
DIE ! DIE ; DIE
$NETS
# ]  P" ?# T5 r: `7 o- pA9_PLL_VDD ; BGA.W6 DIE.231
  A# C4 _4 F1 L* H1 ]5 Z' r! NA9_PLL_VSS ; BGA.Y7 DIE.229
ADACL_VOUT ; BGA.A17 DIE.55
2 q' W, _% b4 D% I, j; l- j. RADACR_VOUT ; BGA.B17 DIE.57
: ?! j0 q0 U, tADAC_VAA2V5 ; BGA.B20 DIE.70
; i. ]: J( k" cADAC_VREF_NEG ; BGA.D18 DIE.67
ADAC_VREF_POS ; BGA.C19 DIE.68
D_A0 ; BGA.AB6 DIE.223
3 R3 ^" B1 z9 ^1 R7 m! ^# a$ M- l, ]- ~8 i

, [0 S  B, l: l  e" v* g" g2 `! Q.......

amao

等10月新办公室装修好了，后面如免费授课，如你参加的话可以现场交流

pjh02032121

小蒙art黑豆 发表于 2016-8-2 21:04
* ]$ G! I' K2 \/ p8 D. X- X加元器件不多时，可以通过logic界面添加，最后再赋予网络，加的多还是画个原理图吧，要是没看懂可以微信我1 ...

  m/ V. @" h9 F% P$ `& {) q/ A正解！！！！！！！

锤子米啊

对于net赋予问题，我有个疑问：
2 X; D- A+ x6 u. P- _5 F7 J我们做多个PIN的芯片的package symbol时（比如BGA），通过DXF或其它方式创建的package symbol实际上并没有net。
导入sip封装设计的时候，该如何来创建net？（一个个的创建很麻烦）

phoenix4301

x学习一下

denny_9

在导入 DIE 时就可以 把DIE的 net 定义好，导入sip 内，就可以有net了。

gochip

还是做个原理图吧，后面用也方便