请教 关于数字信号延迟和逻辑门

cloudy19880824

各位好，
: U6 I* f7 E$ S8 {" ~$ y4 K* f每当遇到一些拿不准的问题，就习惯性的发到这里和大家探讨一下：
我现在有一个脉宽只有2ns的脉冲，要把它反向，常规的非门输入到输出的延迟就有2.8ns以上，请问这种情况还能用非门给这个2ns的脉冲做反向吗？非门会把上升沿和下降沿都延迟2.8ns还是可能会探测不到这么窄的脉冲？非门的型号暂时定为SN74ALVC04。
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江门彦祖

坐等高手解释

dqwuf2008

我觉得跟延迟没关系，会不会把2NS信号吃掉得看芯片处理信号频率的最大值

hefuzhang

楼主可以考虑考虑告诉运放，通过高速运放反向

超級狗

樓主這個疑慮是應該存在的。多年前一位同事用 74HC04 設計一個 66MHz 有源晶振電路，結果根本不會動作。

後來發現傳統 CMOS 邏輯閘的延遲時間約為 25ns，換算成頻率只到 40MHz，改成 74AHC04 就會動了。

超級狗

啊哈～
$ O( k- D6 n& O: d
ECL 2-Input Differential XOR/NXOR Gate MC10EP08-D
) [' M* d; x6 K9 g  k
不過你的訊號源要怎麼搞成這樣咧～？？？

- j7 T$ `; V# p' b2 [, Y' X
3 o7 V0 ^, c7 `2 q. e

超級狗

開卷有益
0 J. [* T+ O+ R* l

超級狗

ECL Logic Gate 有 Single-End 的啦！
% ]* J4 K4 m) k+ K0 i5 x
) h6 E5 ]- v: A7 n" O  e6 U

cloudy19880824

超級狗 发表于 2017-6-21 23:02
ECL Logic Gate 有 Single-End 的啦！

& ~. H  A6 L$ r- y6 |太感谢版主的支持了！我把板上留个选项试一下

cloudy19880824

hefuzhang 发表于 2017-6-19 23:50
: H6 {$ o( |. p3 e0 ~/ ~楼主可以考虑考虑告诉运放，通过高速运放反向

: ?  t: T% F- i( u& T嗯，是个办法，谢啦

duzz

狗版主的狗粮，一撒一大把啊