请教 关于数字信号延迟和逻辑门

cloudy19880824

各位好，
9 u& G4 u# \3 o% Q2 g+ ^: H5 b3 q每当遇到一些拿不准的问题，就习惯性的发到这里和大家探讨一下：
3 ^; M$ G, s# P4 G6 K我现在有一个脉宽只有2ns的脉冲，要把它反向，常规的非门输入到输出的延迟就有2.8ns以上，请问这种情况还能用非门给这个2ns的脉冲做反向吗？非门会把上升沿和下降沿都延迟2.8ns还是可能会探测不到这么窄的脉冲？非门的型号暂时定为SN74ALVC04。
5 y) z& D: ~% _( Z6 Y" d' m

江门彦祖

坐等高手解释

dqwuf2008

我觉得跟延迟没关系，会不会把2NS信号吃掉得看芯片处理信号频率的最大值

hefuzhang

楼主可以考虑考虑告诉运放，通过高速运放反向

超級狗

樓主這個疑慮是應該存在的。多年前一位同事用 74HC04 設計一個 66MHz 有源晶振電路，結果根本不會動作。
  \" K) d' d) J" x' b0 H
! J- o( h7 Q* W2 j8 S: S後來發現傳統 CMOS 邏輯閘的延遲時間約為 25ns，換算成頻率只到 40MHz，改成 74AHC04 就會動了。
, d% T5 G9 S2 c. d$ p0 C: @" Y& y

4 C: |; w* j+ q6 @

超級狗

啊哈～
3 O# @* l0 H6 B0 e
0 r! q& P* F3 b, U$ {5 h6 RECL 2-Input Differential XOR/NXOR Gate MC10EP08-D

不過你的訊號源要怎麼搞成這樣咧～？？？

, J5 x9 q, k; n. {8 _" e, ~
" B: m% n8 g* S8 W8 w1 x' x1 ~

超級狗

開卷有益
# X- v6 o9 i; j0 {0 X4 Y0 r0 t
( {. p& F0 g5 F2 o2 s- N

超級狗

ECL Logic Gate 有 Single-End 的啦！

cloudy19880824

超級狗 发表于 2017-6-21 23:02
ECL Logic Gate 有 Single-End 的啦！

太感谢版主的支持了！我把板上留个选项试一下

cloudy19880824

hefuzhang 发表于 2017-6-19 23:50
, ?+ j- K5 C4 p3 x5 I* d: n' i楼主可以考虑考虑告诉运放，通过高速运放反向

嗯，是个办法，谢啦

duzz

狗版主的狗粮，一撒一大把啊