请教 关于数字信号延迟和逻辑门

cloudy19880824

各位好，
每当遇到一些拿不准的问题，就习惯性的发到这里和大家探讨一下：
: ], g- d2 @' K& {我现在有一个脉宽只有2ns的脉冲，要把它反向，常规的非门输入到输出的延迟就有2.8ns以上，请问这种情况还能用非门给这个2ns的脉冲做反向吗？非门会把上升沿和下降沿都延迟2.8ns还是可能会探测不到这么窄的脉冲？非门的型号暂时定为SN74ALVC04。
2 z  ]; {' b3 M' n+ B% ?8 ?

江门彦祖

坐等高手解释

dqwuf2008

我觉得跟延迟没关系，会不会把2NS信号吃掉得看芯片处理信号频率的最大值

hefuzhang

楼主可以考虑考虑告诉运放，通过高速运放反向

超級狗

樓主這個疑慮是應該存在的。多年前一位同事用 74HC04 設計一個 66MHz 有源晶振電路，結果根本不會動作。

8 ]2 ?* v4 c* A$ Y( I後來發現傳統 CMOS 邏輯閘的延遲時間約為 25ns，換算成頻率只到 40MHz，改成 74AHC04 就會動了。
1 R! @+ h% z/ ]& s2 M

超級狗

啊哈～
/ b' a6 h: W& x8 q+ R, Z
0 \1 A1 Q% N+ |2 mECL 2-Input Differential XOR/NXOR Gate MC10EP08-D
' O* v& d" }. x, S3 x
不過你的訊號源要怎麼搞成這樣咧～？？？

' R8 b) z: v: g  E- d8 @
1 d# D$ b' W4 k$ A0 v& q

超級狗

開卷有益

3 Y% p( q# O. W: ~$ i' I( @
  d: D" M' E" p+ w

超級狗

ECL Logic Gate 有 Single-End 的啦！
0 U0 f0 P0 T% ^9 W/ w' _
/ T8 m! K+ u+ ~( s  w/ M+ S

cloudy19880824

超級狗 发表于 2017-6-21 23:02
ECL Logic Gate 有 Single-End 的啦！

太感谢版主的支持了！我把板上留个选项试一下
# o/ W% K! {$ c7 }  j

cloudy19880824

hefuzhang 发表于 2017-6-19 23:50
+ {6 ~" p9 k3 H/ G  k; O楼主可以考虑考虑告诉运放，通过高速运放反向

嗯，是个办法，谢啦
' w3 I& O% I1 k6 Q$ C

duzz

狗版主的狗粮，一撒一大把啊