xilinx demo DDR4&PCIE3&optical module

liupan368 · 发表于 2020-4-13 09:13

look look

5141314 · 发表于 2020-6-3 23:38

学习一下

nestle · 发表于 2020-6-4 11:17

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JackJack · 发表于 2020-6-4 16:03

感谢分享，学习一下

3v3__yiya · 发表于 2020-6-5 09:45

qingtian52014 发表于 2018-1-5 15:043 C! e8 h7 r: ^ R+ L4 L& g$ S1 Q
谁讲下 LAY20信号层，同层的DDR4的走线，同层为何不走一样的线宽？其体现在DDR4的地此线上面。若说是夹 ...

对于差分线来说，前后两段线宽有差别，原因有两点，1.按原线宽出线，走线间距太近了，怕加剧串扰，所以改成小线宽来走线，同时小线宽和原线宽阻抗控制都可以做到一致的，就不存在阻抗不连续的情况。2.生产工艺的问题。对于单端走线那边，不同的线宽阻抗肯定会失配，但是主要小线宽这一段距离尽量小，满足芯片的要求，问题不大的

youdaxian · 发表于 2020-6-8 18:29

谢谢分享------------

还不走 · 发表于 2020-6-9 09:27

下载学习了'

Mengel_wang · 发表于 2020-6-12 08:39

xiexei

pwst · 发表于 2020-6-13 23:34

学习下，多谢了。

benjamin523 · 发表于 2020-7-6 15:01

非常好的资料，学习下。

tian741601740 · 发表于 2020-7-17 12:42

学习一下

DHB · 发表于 2020-7-22 14:26

感谢分享，学习了

ccwwbb2013 · 发表于 2020-7-30 10:45

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whuman · 发表于 2020-8-1 06:49

RC2020007 · 发表于 2020-8-9 19:55

学习

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